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반도체 기판 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함하는 배리어 물질층;상기 배리어 물질층 상에 형성되는 부유 바디층(floating body);상기 부유 바디층의 양측에 형성되는 소스 및 드레인;상기 소스 및 드레인과 접하지 않으면서 상기 부유 바디층의 제1 측에 형성되는 드라이빙 게이트;상기 소스 및 드레인과 접하지 않으면서 상기 부유 바디층의 제2 측에 형성되는 컨트롤 게이트; 및상기 부유 바디층과 상기 드라이빙 게이트 사이 그리고 상기 부유 바디층과 상기 컨트롤 게이트 사이에 형성되는 게이트 절연막 을 포함하는 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 배리어 물질층은매립된 산화물(buried oxide), p형 바디(body)인 경우에 매립된 n-웰(buried n-well), n형 바디(body)인 경우에 매립된 p-웰(buried p-well), 매립된 SiC(buried SiC) 및 매립된 SiGe(buried SiGe) 중 어느 하나로 형성되는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 부유 바디층은충격 이온화(impact ionization)에 의해 발생한 정공 또는 전자가 축적되며, 실리콘, 게르마늄, 실리콘 게르마늄 및 3-5족 화합물 반도체 중 어느 하나로 형성되는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 반도체 기판은백 게이트(back gate)로 동작 가능한 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 소스 및 드레인은n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제5항에 있어서,상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 드레인은확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 어느 하나 이상으로 형성되는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제5항에 있어서,상기 금속실리사이드로 형성된 상기 소스 및 드레인은텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 납(Pb) 및 이리듐(Ir) 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 도펀트 편석(dopant segregation)을 이용하여 접합을 개선하는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 드라이빙 게이트와 컨트롤 게이트는n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN), 질화탄탈륨(TaN) 또는 이들의 임의의 조합 중 어느 하나로 형성되는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 게이트 절연막은산화막(silicon oxide), 질화막(silicon nitride), 산화질화막(silicon oxynitride), 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성되는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 드라이빙 게이트와 컨트롤 게이트는서로 독립적으로 분리되어 서로 다른 종류로 형성될 수 있으며,상기 드라이빙 게이트와 컨트롤 게이트 각각과 접해 있는 게이트 절연막은서로 다른 종류, 유전 상수 및 두께로 형성될 수 있는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 이중 게이트 구조의 단일 트랜지스터 뉴런은상기 소스 또는 드레인으로 전류 신호가 인가되는 경우 신호를 통합하고, 상기 통합된 신호가 일정 이상이 될 경우 상기 소스 또는 드레인에서 스파이크 형태의 전압 신호를 출력하는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 이중 게이트 구조의 단일 트랜지스터 뉴런은상기 드라이빙 게이트에 억제 신호를 입력함으로써, 뉴런의 스파이크 동작을 억제하는 기능(inhibitory function)을 구현하는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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제1항에 있어서,상기 이중 게이트 구조의 단일 트랜지스터 뉴런은상기 컨트롤 게이트에 가해지는 전압을 변화시킴으로써, 뉴런의 발화 임계 전압을 조절하여 뉴런의 항상성 유지 기능(homeostasis function)을 구현하는 것을 특징으로 하는, 이중 게이트 구조의 단일 트랜지스터 뉴런
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서로 독립적으로 분리된 드라이빙 게이트와 컨트롤 게이트를 포함하는 이중 게이트 구조의 단일 트랜지스터 뉴런의 동작 방법에 있어서,이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력하는 단계;상기 전류 신호에 의한 전하를 트랜지스터 내부에 저장하는 단계;상기 저장된 전하에 따라 증가하는 소스 전압 또는 드레인 전압이 발화 임계 전압 이상이 되면, 스파이크 형태의 전압 신호를 출력하는 단계; 및상기 출력되는 전압 신호의 주파수가 미리 설정된 정상 범위를 벗어나는 경우 상기 컨트롤 게이트를 통해 발화 임계 전압을 조절하는 단계를 포함하는 이중 게이트 구조의 단일 트랜지스터 뉴런의 동작 방법
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서로 독립적으로 분리된 드라이빙 게이트와 컨트롤 게이트를 포함하는 이중 게이트 구조의 단일 트랜지스터 뉴런을 포함하며, 상기 단일 트랜지스터 뉴런은 상기 컨트롤 게이트를 통해 발화 임계 전압 조절이 가능한 뉴로모픽 시스템
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제15항에 있어서,상기 뉴로모픽 시스템은상기 단일 트랜지스터 뉴런 외에 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템
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제15항에 있어서,상기 뉴로모픽 시스템은상기 단일 트랜지스터 뉴런 외에 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 차지 트랩 메모리 소자(flash memory), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템
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이중 게이트 구조의 단일 트랜지스터 뉴런에 있어서,반도체 기판 상에 형성되며, 정공 배리어 물질 또는 전자 배리어 물질을 포함하는 배리어 물질층;상기 배리어 물질층 상에 형성되는 부유 바디층(floating body);상기 부유 바디층의 양측에 형성되는 소스 및 드레인;상기 소스 및 드레인과 접하지 않으면서 상기 부유 바디층의 제1 측에 형성되는 드라이빙 게이트;상기 소스 및 드레인과 접하지 않으면서 상기 부유 바디층의 제2 측에 형성되는 컨트롤 게이트; 및상기 부유 바디층과 상기 드라이빙 게이트 사이 그리고 상기 부유 바디층과 상기 컨트롤 게이트 사이에 형성되는 게이트 절연막 을 포함하며,상기 이중 게이트 구조의 단일 트랜지스터 뉴런은상기 드라이빙 게이트에 억제 신호를 입력함으로써, 뉴런의 스파이크 동작을 억제하는 기능(inhibitory function)을 구현하는 이중 게이트 구조의 단일 트랜지스터 뉴런
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