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nMOS 영역 및 pMOS 영역을 가지는 반도체 기판; 상기 nMOS 영역 및 pMOS 영역 상의 일부 또는 전부에 배치된 게이트 유전층; 상기 pMOS 영역의 상기 게이트 유전층 상에 제1금속함유층 및 제2금속함유층이 순차적으로 적층된 제1게이트전극층; 상기 nMOS 영역의 상기 게이트 유전층 상에 제2금속함유층이 적층된 제2게이트전극층을 포함하며, 상기 제1금속함유층과 상기 제2금속함유층은 전기적 특성이 상이한 반도체 소자
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제1항에 있어서,상기 제1금속함유층은 제1물질이며, 상기 제2금속함유층은 상기 제1물질과 동일하거나 또는 상기 제1물질과 조성비가 상이한 제2물질인, 반도체 소자
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제1항에 있어서, 상기 제1금속함유층은 T1온도에서 형성된 금속 박막이며, 상기 제2금속함유층은 T2온도에서 형성된 금속 박막이며, 상기 T1 은 상기 T2보다 높은, 반도체 소자
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제1항에 있어서, 상기 제1게이트전극층의 일함수 값인 WF1와 제2게이트전극층의 일함수 값인 WF2는 WF1 003e# WF2 의 관계를 가지는, 반도체 소자
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제1항에 있어서, 상기 제1금속함유층 및 상기 제2금속함유층은 TiN 물질을 포함하며,상기 제1금속함유층의 TiN 물질의 Ti의 구성비율이 상기 제2금속함유층의 TiN물질의 Ti 구성비율보다 높은, 반도체 소자
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제1항에 있어서, 상기 제1게이트전극층 및 상기 제2게이트전극층의 상기 제2금속함유층 상에 제3금속함유층이 적층된, 반도체 소자
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제1항에 있어서,상기 제1게이트전극층의 상기 제2금속함유층 및 상기 제2게이트전극층의 상기 제2금속함유층 상에는 각각 캐핑메탈층이 배치된, 반도체 소자
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제1항에 있어서,상기 게이트 유전층은 유전상수 3
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제1항에 있어서,상기 nMOS 영역에 배치된 상기 nMOSFET의 소스 및 드레인 사이에는 메탈 도펀트가 확산된, 반도체 소자
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기판 상의 nMOS 영역에 nMOSFET을 위한 소스 및 드레인을 형성하고, pMOS 영역에 pMOSFET을 위한 소스 및 드레인을 형성하는 단계;상기 nMOS 영역 및 상기 pMOS 영역 상의 일부 또는 전부에 게이트 유전층을 형성하는 단계; 제1공정조건에서 상기 pMOS 영역의 상기 게이트 유전층 상에 제1금속함유층을 배치하는 단계; 제2공정조건에서 상기 nMOS 영역의 상기 게이트 유전층와 상기 pMOS 영역의 상기 제1금속함유층 상에 제2금속함유층을 배치하는 단계; 및상기 pMOS 영역 및 상기 nMOS 영역에 각각 제1게이트 전극층 및 상기 제2게이트 전극층을 형성하는 단계를 포함하는, 반도체 소자의 제조 방법
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제10항에 있어서, 상기 게이트 유전층을 형성하는 단계 이후에상기 nMOS 영역에 메탈 도펀트를 증착하여 상기 nMOSFET 을 위한 소스 및 드레인 사이에 상기 메탈 도펀트를 확산시키는 단계를 더 포함하는, 반도체 소자의 제조 방법
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제10항에 있어서, 상기 제1공정조건의 온도는 상기 제2공정조건의 온도보다 높은, 반도체 소자의 제조 방법
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제10항에 있어서, 상기 제1금속함유층 및 상기 제2금속함유층은 TiN 물질이며, 상기 제1금속함유층 및 상기 제2금속함유층은 증착 공정으로 Ti 및 N을 증착하며, 상기 제1공정조건의 Ti 구성비는 상기 제2공정조건의 Ti 구성비 보다 높은, 반도체 소자의 제조 방법
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제10항에 있어서, 상기 제1게이트 전극층 및 상기 제2게이트 전극층을 형성하는 단계는 상기 제2금속함유층 상에 캐핑메탈층을 배치하는 단계를 더 포함하는, 반도체 소자의 제조 방법
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제10항에 있어서, 상기 제2금속함유층을 배치하는 단계 이후에, 제3공정조건에서 상기 nMOS 영역의 상기 제2금속함유층 및 상기 pMOS 영역의 상기 제2금속함유층 상에 제3금속함유층을 배치하는 단계를 포함하는, 반도체 소자의 제조 방법
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