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트랜지스터, 패널 및 트랜지스터의 제조방법

  • 기술번호 : KST2020008739
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 실시예들은 트랜지스터, 패널 및 트랜지스터 제조방법에 관한 것으로서, 더욱 상세하게는, 실리콘 산화물을 포함하고 산화물 반도체층과 접촉하는 제1 절연막 및 지르코늄 등의 산화물을 포함하는 제2 절연막을 포함하여, 소자 특성이 우수한 트랜지스터, 이를 포함하는 패널 및 상기 트랜지스터의 제조방법을 제공할 수 있다.
Int. CL H01L 29/786 (2006.01.01) H01L 21/02 (2006.01.01) H01L 27/32 (2006.01.01)
CPC H01L 29/7869(2013.01) H01L 29/7869(2013.01) H01L 29/7869(2013.01) H01L 29/7869(2013.01) H01L 29/7869(2013.01) H01L 29/7869(2013.01) H01L 29/7869(2013.01) H01L 29/7869(2013.01)
출원번호/일자 1020180152029 (2018.11.30)
출원인 엘지디스플레이 주식회사, 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2020-0065501 (2020.06.09) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 12

출원인

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번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구
2 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 박진성 경기도 파주시
2 김민정 경기도 파주시
3 최완호 경기도 파주시
4 문정민 경기도 파주시
5 정순신 경기도 파주시
6 송문봉 경기도 파주시
7 정지환 경기도 파주시
8 장기석 경기도 파주시

대리인

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번호 이름 국적 주소
1 특허법인(유한)유일하이스트 대한민국 서울특별시 강남구 강남대로**길 **, *층(역삼동, 옥산빌딩)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2018.11.30 수리 (Accepted) 1-1-2018-1200621-27
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판 상에 위치하는 산화물 반도체층; 상기 기판 상에 위치하는 게이트 절연막; 상기 기판 상에 위치하는 게이트 전극; 상기 기판 상에 위치하는 소스 전극 및 상기 기판 상에 위치하는 드레인 전극을 포함하고,상기 산화물 반도체층, 게이트 절연막 및 게이트 전극은 순차적으로 위치하며,상기 소스 전극은 상기 산화물 반도체층의 일단과 접촉하고,상기 드레인 전극은 상기 산화물 반도체층의 타단과 접촉하며,상기 게이트 절연막은 제1 절연막 및 제2 절연막을 포함하며,상기 제1 절연막은, SiOx로 표시되고 상기 x가 1
2 2
제 1항에 있어서,상기 제1 절연막의 표면 거칠기의 평균 제곱근(Rq) 값은 0
3 3
제 1항에 있어서,상기 제2 절연막은 표면 거칠기의 평균 제곱근(Rq) 값이 0
4 4
제 1항에 있어서,상기 제1 절연막은 두께가 10nm 내지 100nm인 트랜지스터
5 5
제 1항에 있어서,상기 제2 절연막은 두께가 10nm 내지 100nm인 트랜지스터
6 6
제 1항에 있어서,상기 제1 절연막은 두께 균일도가 0
7 7
제 1항에 있어서,상기 제2 절연막은 두께 균일도가 0
8 8
제 1항에 있어서,상기 기판, 상기 산화물 반도체층, 상기 게이트 절연막 및 상기 게이트 전극이 순차로 위치하고, 탑 게이트 구조를 가지는 트랜지스터
9 9
제 1항에 있어서,상기 기판, 상기 게이트 전극, 상기 게이트 절연막 및 상기 산화물 반도체층이 순차로 위치하고, 바텀 게이트 구조를 가지는 트랜지스터
10 10
제 1항의 트랜지스터를 포함하는 패널
11 11
규소를 포함하는 제1 전구체를 공급하는 단계,상기 제1 전구체를 퍼지하는 단계,제1 반응물을 공급하는 단계 및상기 제1 반응물을 퍼지하는 단계를 포함하는 제1 사이클을 반복 수행하는 원자층 증착 공법에 의한 제1 절연막 형성단계; 및지르코늄, 아연, 하프늄, 알루미늄, 티타늄, 탄탈럼 및 란타넘 중 하나 이상을 포함하는 제2 전구체를 공급하는 단계,상기 제2 전구체를 퍼지하는 단계,제2 반응물를 공급하는 단계 및상기 제2 반응물을 퍼지하는 단계를 포함하는 제2 사이클을 반복 수행하는 원자층 증착 공법에 의한 제2 절연막 형성단계를 포함하고, 제1 반응물 및 제2 반응물은 각각 산소, 물, 과산화수소, 오존 및 아산화질소 중 하나 이상을 포함하는 제 1항의 트랜지스터 제조방법
12 12
제 11항에 있어서, 상기 제1 절연막 형성 단계는 상기 제1 사이클을 반복 수행하여 두께가 10nm 내지 100nm인 제1 절연막을 형성하는 단계이고,상기 제2 절연막 형성 단계는 상기 제2 사이클을 반복 수행하여 두께가 10nm 내지 100nm인 제2 절연막을 형성하는 단계인 트랜지스터 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.