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강자성체를 이용한 스핀 트랜지스터

  • 기술번호 : KST2015121197
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 스핀 주입 효율이 높고 신호대 잡음비가 개선된 고품질 스핀 트랜지스터를 제공한다. 본 발명의 스핀 트랜지스터는, 하부 클래딩층, 채널층 및 상부 클래딩층을 갖는 반도체 기판부와; 상기 기판부 상에 형성된 강자성체 소스 및 드레인과; 상기 채널층을 통과하는 전자의 스핀을 제어하는 게이트를 포함한다. 상기 하부 클래딩층은 제1 하부 클래딩층과 제2 하부 클래딩층의 2중 클래딩층 구조를 갖고, 상기 상부 클래딩층은 제1 상부 클래딩층과 제2 상부 클래딩층의 2중 클래딩 구조를 갖는다. 상기 소스 및 드레인은 상기 기판부 상면 아래로 매립되어 상기 제1 상부 클래딩층 또는 그 아래로 연장되어 있다. 스핀 트랜지스터, 강자성체, 스핀
Int. CL H01L 27/105 (2006.01) H01L 29/82 (2006.01)
CPC
출원번호/일자 1020060057043 (2006.06.23)
출원인 한국과학기술연구원
등록번호/일자 10-0709395-0000 (2007.04.12)
공개번호/일자
공고번호/일자 (20070420) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.06.23)
심사청구항수 16

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 구현철 대한민국 서울 성북구
2 한석희 대한민국 서울 노원구
3 엄종화 대한민국 서울 송파구
4 장준연 대한민국 서울 성북구
5 김형준 대한민국 대구 남구
6 이현정 대한민국 서울 영등포구

대리인

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번호 이름 국적 주소
1 특허법인씨엔에스 대한민국 서울 강남구 언주로 **길 **, 대림아크로텔 *층(도곡동)

최종권리자

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번호 이름 국적 주소
1 (주)코엔지 서울특별시 금천구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.06.23 수리 (Accepted) 1-1-2006-0446996-86
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.01.09 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2007.02.09 수리 (Accepted) 9-1-2007-0008476-93
4 등록결정서
Decision to grant		 2007.03.23 발송처리완료 (Completion of Transmission) 9-5-2007-0153043-98
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.12.15 수리 (Accepted) 4-1-2009-5247056-16
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.19 수리 (Accepted) 4-1-2014-5022002-69
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번호 청구항
1 1
순차 적층된 하부 클래딩층, 채널층 및 상부 클래딩층을 갖는 반도체 기판부와; 상기 기판부 상에 형성되어 서로 이격 배치된 강자성체 소스 및 드레인과;상기 기판부 상에 배치되어, 상기 채널층을 통과하는 전자의 스핀을 제어하는 게이트를 포함하되, 상기 하부 클래딩층은 제1 하부 클래딩층과, 상기 제1 하부 클래딩층 아래에 형성되어 상기 제1 하부 클래딩층보다 큰 밴드갭을 갖는 제2 하부 클래딩층을 포함하고,상기 상부 클래딩층은 제1 상부 클래딩층과, 상기 제1 상부 클래딩층 위에 형성되어 상기 제1 상부 클래딩층보다 큰 밴드갭을 갖는 제2 상부 클래딩층을 포함하고,상기 소스 및 드레인은 상기 기판부 상면 아래로 매립되어, 상기 제1 상부 클래딩층 또는 그 아래로 연장된 것을 특징으로 하는 스핀 트랜지스터
2 2
제1항에 있어서, 상기 소스 및 드레인의 하면은 상기 제1 상부 클래딩층까지 연장된 것을 특징으로 하는 스핀 트랜지스터
3 3
제1항에 있어서, 상기 소스 및 드레인의 하면은 상기 채널층까지 연장된 것을 특징으로 하는 스핀 트랜지스터
4 4
제1항에 있어서, 상기 소스 및 드레인의 하면은 상기 하부 클래딩층까지 연장된 것을 특징으로 하는 스핀 트랜지스터
5 5
제1항에 있어서, 상기 채널층은 2차원 전자가스층으로 이루어진 것을 특징으로 하는 스핀 트랜지스터
6 6
제5항에 있어서, 상기 2차원 전자가스층은 GaAs, InAs, InGaAs 및 InSb로 이루어진 그룹으로부터 선택된 재료로 형성된 것을 특징으로 하는 스핀 트랜지스터
7 7
제1항에 있어서, 상기 소스와 드레인은 강자성 금속인 것을 특징으로 하는 스핀 트랜지스터
8 8
제7항에 있어서, 상기 소스와 드레인은 Fe, Co, Ni, CoFe, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성된 것을 특징으로 하는 스핀 트랜지스터
9 9
제1항에 있어서, 상기 소스와 드레인은 강자성 반도체인 것을 특징으로 하는 스핀 트랜지스터
10 10
제9항에 있어서, 상기 소스와 드레인은, (GaMn)As 또는 (InMn)As로 형성된 것을 특징으로 하는 스핀 트랜지스터
11 11
제1항에 있어서, 상기 기판부는 상기 하부 클래딩층 아래에 형성된 전하 공급층을 더 갖는 것을 특징으로 하는 스핀 트랜지스터
12 12
제11항에 있어서, 상기 전하 공급층은 n-도프 InAlAs로 형성된 것을 특징으로 하는 스핀 트랜지스터
13 13
제1항에 있어서, 상기 기판부는 상기 상부 클래딩층 상에 형성된 캡핑층을 더 갖는 것을 특징으로 하는 스핀 트랜지스터
14 14
제13항에 있어서, 상기 캡핑층은 InAs로 형성된 것을 특징으로 하는 스핀 트랜지스터
15 15
제1항에 있어서, 상기 제1 하부 클래딩층과 제1 상부 클래딩층은 언도프 InGaAs로 형성되고, 상기 제2 하부 클래딩층과 제2 상부 클래딩층은 언도프 InAlAs로 형성된 것을 특징으로 하는 스핀 트랜지스터
16 16
제1항에 있어서, 상기 소스 및 드레인의 하면과 상기 기판부 간의 경계부에 형성된 자연 산화박막을 더 포함하는 것을 특징으로 하는 스핀 트랜지스터
지정국 정보가 없습니다
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