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에픽택셜 성장 강자성체-반도체 접합을 이용한 스핀 트랜지스터

  • 기술번호 : KST2014028246
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일 측면은, 내부에 채널층이 형성된 반도체 기판부; 상기 반도체 기판부 상에 에피택셜 성장되어 결정 이방성에 의해 상기 채널층의 길이 방향(채널 방향)으로 자화된 강자성체 소스 및 드레인 - 상기 소스 및 드레인은 상기 채널 방향으로 서로 이격되어 배치되고, 상호 동일한 방향으로 자화됨 - ; 및 상기 반도체 기판부와 절연되도록 상기 소스와 드레인 사이에서 상기 반도체 기판부 상에 형성되고 상기 채널층을 통과하는 전자의 스핀을 조절하는 게이트;를 포함하는, 스핀 트랜지스터를 제공한다. 스핀 트랜지스터
Int. CL H01L 27/105 (2006.01) H01L 29/82 (2006.01)
CPC
출원번호/일자 1020070129952 (2007.12.13)
출원인 한국과학기술연구원
등록번호/일자 10-0938254-0000 (2010.01.14)
공개번호/일자 10-2009-0062601 (2009.06.17) 문서열기
공고번호/일자 (20100122) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.12.13)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 구현철 대한민국 서울 성북구
2 한석희 대한민국 서울 노원구
3 장준연 대한민국 서울 성북구
4 김형준 대한민국 서울 용산구
5 김경호 대한민국 서울 강북구

대리인

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번호 이름 국적 주소
1 특허법인씨엔에스 대한민국 서울 강남구 언주로 **길 **, 대림아크로텔 *층(도곡동)

최종권리자

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번호 이름 국적 주소
1 (주) 컴파스 시스템 서울특별시 구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.12.13 수리 (Accepted) 1-1-2007-0897000-38
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.11.25 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.12.15 수리 (Accepted) 9-1-2008-0082432-43
4 의견제출통지서
Notification of reason for refusal		 2009.06.30 발송처리완료 (Completion of Transmission) 9-5-2009-0276377-07
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.08.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0512652-82
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.08.21 수리 (Accepted) 1-1-2009-0512654-73
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.12.15 수리 (Accepted) 4-1-2009-5247056-16
8 등록결정서
Decision to grant		 2009.12.31 발송처리완료 (Completion of Transmission) 9-5-2009-0537647-29
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.19 수리 (Accepted) 4-1-2014-5022002-69
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
내부에 채널층이 형성된 반도체 기판부; 상기 반도체 기판부 상에 에피택셜 성장되어 결정 이방성에 의해 상기 채널층의 길이 방향으로 자화된 강자성체 소스 및 드레인 - 상기 소스 및 드레인은 상기 채널 방향으로 서로 이격되어 배치되고, 상호 동일한 방향으로 자화됨 - ; 및 상기 반도체 기판부와 절연되도록 상기 소스와 드레인 사이에서 상기 반도체 기판부 상에 형성되고 상기 채널층을 통과하는 전자의 스핀을 조절하는 게이트; 를 포함하는 스핀 트랜지스터
2 2
제1항에 있어서, 상기 소스 및 드레인은 결정자기 이방성에 따른 자화 용이축이 상기 채널층의 길이 방향에 평행한 것을 특징으로 하는 스핀 트랜지스터
3 3
제2항에 있어서, 상기 반도체 기판부의 상부는 GaAs로 되고, 상기 소스 및 드레인은 hcp-Co로 되고, 상기 hcp-Co의 c축이 상기 GaAs의 [1 1 0] 방향을 향하는 것을 특징으로 하는 스핀 트랜지스터
4 4
제1항에 있어서, 상기 소스 및 드레인의 자화 용이축을 상기 채널층의 길이 방향으로 향하도록 상기 소스 및 드레인의 결정 방향을 조절하기 위한 결정 방향 조정막이 상기 강자성체 소스 및 드레인과 상기 반도체 기판부 사이에 배치된 것을 특징으로 하는 스핀 트랜지스터
5 5
제4항에 있어서, 상기 반도체 기판부의 상부는 GaAs로 되고, 상기 소스 및 드레인은 hcp-Co로 되고, 상기 소스 및 드레인과 GaAs 사이에 Cr으로 된 결정 방향 조정막이 배치된 것을 특징으로 하는 스핀 트랜지스터
6 6
제1항에 있어서, 상기 채널층은 2차원 전자가스층인 것을 특징으로 하는 스핀 트랜지스터
7 7
제6항에 있어서, 상기 2차원 전자가스층은 GaAs, InAs, InGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성된 것을 특징으로 하는 스핀 트랜지스터
8 8
제6항에 있어서, 상기 반도체 기판부는 상기 채널층을 샌드위칭하는 하부 클래딩층 및 상부 클래딩층을 포함하고, 상기 하부 클래딩층은 제1 하부 클래딩층과, 상기 제1 하부 클래딩층 아래에 형성되어 상기 제1 하부 클래딩층보다 큰 밴드갭을 갖는 제2 하부 클래딩층을 포함하고, 상기 상부 클래딩층은 제1 상부 클래딩층과, 상기 제1 상부 클래딩층 위에 형성되어 상기 제1 상부 클래딩층보다 큰 밴드갭을 갖는 제2 상부 클래딩층을 포함하는 것을 특징으로 하는 스핀 트랜지스터
9 9
제1항에 있어서, 상기 반도체 기판부는 상기 소스 및 드레인과 접하는 접촉면으로부터 상기 채널층에 이르기까지 n-도프된 다층으로 구성되며, 상기 n-도프의 다층은 위로부터 아래층으로 갈수록 도핑 농도가 낮고, 상기 n-도프의 다층의 최하층부은 상기 채널층으로 사용되고, 상기 n-도프의 다층의 최상층부는 상기 소스 및 드레인과 쇼트키 장벽을 형성하는 것을 특징으로 하는 스핀 트랜지스터
10 10
제9항에 있어서, 상기 n-도프된 다층은 아래로부터 순차적으로 적층된 제1 내지 제3 n-AlGaAs층을 포함하고, 제1 n-AlGaAs층의 도핑 농도는 제2 n-AlGaAs층의 도핑 농도보다 낮고, 제2 n-AlGaAs층의 도핑 농도는 제3 n-AlGaAs층의 도핑 농도보다 낮은 것을 특징으로 하는 스핀 트랜지스터
11 11
제9항에 있어서, 상기 n-도프된 다층은 아래로부터 순차적으로 적층된 제1 내지 제3 n-GaAs층을 포함하고, 제1 n-GaAs층의 도핑 농도는 제2 n-GaAs층의 도핑 농도보다 낮고, 제2 n-GaAs층의 도핑 농도는 제3 n-GaAs층의 도핑 농도보다 낮은 것을 특징으로 하는 스핀 트랜지스터
12 12
제1항에 있어서, 상기 반도체 기판부는 상기 채널층의 길이 방향에 따라 상기 채널층의 양측부가 제거된 리지 구조를 갖고, 상기 리지 구조에 의해 채널의 폭이 한정되고, 상기 리지 구조의 제거된 양측부에는 평탄화를 위한 절연막이 형성된 것을 특징으로 하는 스핀 트랜지스터
13 13
내부에 채널층이 형성된 반도체 기판부를 마련하는 단계; 상기 반도체 기판부 상에 강자성체층을 에피택셜 성장시키는 단계; 상기 강자성체층과 반도체 기판부를 패터닝하여 상기 채널층의 길이 방향과 폭을 한정하는 단계; 상기 강자성체층을 패터닝하여 상기 채널층의 길이를 따라 상호 이격 배치된 소스 및 드레인을 한정하는 단계; 상기 소스 및 드레인 사이에서 상기 반도체 기판부 상에 게이트 절연막과 게이트를 형성하는 단계;를 포함하고, 상기 강자성체층의 에피택셜 성장 단계에서, 상기 강자성체층은 결정 이방성에 의해 상기 채널층의 길이 방향으로 자화되도록 결정 성장되는, 스핀 트랜지스터의 제조 방법
14 14
제13항에 있어서, 상기 강자성체층 에피택셜 성장 단계는, 분자선 에피택시 성장에 의해 실행되는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법
15 15
제13항에 있어서, 상기 강자성체층의 에피택셜 성장 단계에서, 상기 강자성체층은 결정자기 이방성에 따른 자화 용이축이 상기 채널층의 길이 방향에 평행하게 되도록 결정 성장되는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법
16 16
제15항에 있어서, 상기 반도체 기판부의 상부는 GaAs로 형성되고, 상기 강자성체층 에피택셜 성장 단계는 hcp-Co층을 에피택셜 성장시키되 상기 hcp-Co의 c축이 상기 GaAs의 [1 1 0] 방향을 향하도록 에피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법
17 17
제13항에 있어서, 상기 반도체 기판부 마련 단계와 상기 강자성체층 에피택셜 성장 단계 사이에, 상기 강자성체층의 자화 용이축을 상기 채널층의 길이 방향으로 향하도록 하기 위한 결정 방향 조정막을 상기 반도체 기판부 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법
18 18
제17항에 있어서, 상기 반도체 기판부의 상부는 GaAs로 형성되고, GaAs 반도체 상에 상기 결정 방향 조정막으로서 Cr막을 형성하고, 강자성체층으로서 hcp-Co를 형성하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법
19 19
제13항에 있어서, 상기 채널층의 길이 방향과 폭을 한정하는 단계는 채널 영역 양측의 반도체 및 강자성체를 식각으로 제거하여 채널폭을 한정하는 리지 구조를 형성하는 단계를 포함하고, 상기 리지 구조의 제거된 양측부에 평탄화를 위한 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스핀 트랜지스터의 제조 방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US08053851 US 미국 FAMILY
2 US20090152606 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2009152606 US 미국 DOCDBFAMILY
2 US8053851 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.