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반도체의 티형 게이트 (T-Type Gate) 제조 방법에 있어서,에피층 및 상기 에피층 상에 형성된 제1 금속층을 포함하는 기판 상에 전자 빔용 감광막 층을 형성하는 단계;상기 감광막 층에 전자 빔 레지스트(E-beam resist) 패턴을 형성하는 단계;상기 기판 상에서 상기 패턴을 통해 노출된 영역 및 상기 감광막 층 상의 일 영역에 제2 금속층을 형성하는 단계; 및상기 감광막 층을 제거하는 단계;를 포함하고,상기 제2 금속층을 형성하는 단계는,전기 도금을 이용하여 상기 제2 금속층을 형성하는, 반도체의 티형 게이트 제조 방법
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제1항에 있어서,상기 전자 빔용 감광막 층은 ZEP인, 제조 방법
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제1항에 있어서,상기 패턴을 형성하는 단계는,상기 제1 금속층의 일 영역이 노출되도록 상기 감광막 층에서 상기 일 영역에 대응되는 영역을 식각하는, 제조 방법
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제1항에 있어서,상기 감광막 층을 제거하는 단계는,리프트 오프(lift-off) 법으로 상기 감광막 층을 제거하는, 제조 방법
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제1항에 있어서,상기 제2 금속층은,금(Au)으로 마련되고,상기 제2 금속층을 형성하는 단계는,상기 제1 금속층을 피도금 재로 하여 상기 제1 금속층 상에 상기 금을 도금하는, 제조 방법
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에피층 및 상기 에피층 상에 형성된 제1 금속층을 포함하는 기판; 및상기 기판 상에 일 영역에 기 설정된 폭 및 기 설정된 높이로 형성된 제2 금속층;을 포함하고,상기 제2 금속층은,전기 도금을 이용하여 상기 제1 금속층 상에 형성된, 티형 게이트(T-Type Gate)
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제6항에 있어서,상기 기 설정된 폭은,상기 제1 금속층 상에 형성된 후 제거된 전자 빔용 감광막 층에 형성된 전자 빔 레지스트(E-beam resist) 패턴에 대응하고,상기 기 설정된 높이는,상기 감광막 층의 두께에 대응하는, 티형 게이트
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제7항에 있어서,상기 전자 빔용 감광막 층은 ZEP인, 티형 게이트
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제6항에 있어서,상기 제2 금속층은,상기 제1 금속층을 피도금 재로 하여 상기 제1 금속층 상의 일 영역에 도금된 금(Au)으로 마련되는, 티형 게이트
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