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수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되는 상부 전극층들을 포함하는 3차원 구조 메모리
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제1항에 있어서,상기 강유전체층들이 상기 하부 전극층들과 각각 맞닿는 일부분의 면적은, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 구조 메모리
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제2항에 있어서,상기 강유전체층들이 상기 하부 전극층들과 각각 맞닿는 일부분의 면적은, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 강유전체층들이 상기 하부 전극층들과 맞닿는 각각의 일부분의 면적에 반비례하는 특성에 기초하여, 기 설정된 값 이하로 작게 조절되는 것은 특징으로 하는 3차원 구조 메모리
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제1항에 있어서,상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이는, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 구조 메모리
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제4항에 있어서,상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이는, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 돌출부들 각각에서 상기 채널 패턴이 상기 수평 방향으로 돌출되는 길이에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것은 특징으로 하는 3차원 구조 메모리
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6
제1항에 있어서,상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께는, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작도록 조절되는 것을 특징으로 하는 3차원 구조 메모리
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제6항에 있어서,상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께는, 상기 게이트 유전체 패턴의 커패시턴스 및 상기 강유전체층들 각각의 커패시턴스 사이의 비율이 상기 돌출부들 각각에서 상기 채널 패턴이 형성하는 돌출 형상의 두께에 비례하는 특성에 기초하여, 기 설정된 값 이상으로 크게 조절되는 것은 특징으로 하는 3차원 구조 메모리
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제1항에 있어서,상기 강유전체층들 각각은, 분극 현상에 의한 전압 변화로 데이터 값을 나타내도록 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 3차원 구조 메모리
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9
제1항에 있어서,상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성하는 것을 특징으로 하는 3차원 구조 메모리
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제1항에 있어서,상기 3차원 구조 메모리는, 상기 수직 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 인가되는 프로그램 전압과 상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 인가되는 전원 전압 사이의 차이로 GIDL(Gate Induced Drain Leakage)을 발생시켜, 프로그램 동작을 수행하는 것을 특징으로 하는 3차원 구조 메모리
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수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 프로그램 동작 방법에 있어서,상기 수직 채널 구조체들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 프로그램 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 접지 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 외의 비선택된 워드 라인들 각각을 플로팅시키는 단계; 상기 비트 라인에 인가되는 상기 프로그램 전압과 상기 선택된 수직 채널 구조체에 연결된 SSL에 인가되는 상기 전원 전압 사이의 차이로 GIDL을 발생시켜, 상기 선택된 수직 채널 구조체의 상기 채널 패턴에 홀을 주입 및 확산시키는 단계; 및 상기 선택된 수직 채널 구조체의 상기 채널 패턴에 상기 홀이 주입 및 확산되고 상기 선택된 워드 라인에만 접지 전압이 인가됨에 응답하여, 상기 강유전체층들 중 상기 대상 메모리 셀에 대응하는 강유전체층에 분극 현상을 발생시켜 상기 대상 메모리 셀에 대한 상기 프로그램 동작을 수행하는 단계를 포함하는 3차원 구조 메모리의 프로그램 동작 방법
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제11항에 있어서,상기 수직 채널 구조체들 중 상기 선택된 수직 채널 구조체를 제외한 비선택된 수직 채널 구조체들에 대해 상기 GIDL을 발생시키지 않음에 응답하여 상기 비선택된 수직 채널 구조체들 각각의 상기 채널 패턴에 상기 홀을 주입 및 확산시키지 않는 단계를 더 포함하는 3차원 구조 메모리의 프로그램 동작 방법
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수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 소거 동작 방법에 있어서,상기 수직 채널 구조체들 중 소거 동작의 대상이 되는 블록 내에 포함되는 일부 수직 채널 구조체들의 비트 라인들 각각에 접지 전압을 인가하는 단계; 상기 일부 수직 채널 구조체들에 연결된 SSL(String Selection Line)들 각각에 전원 전압을 인가하는 단계; 상기 일부 수직 채널 구조체들에 대응하는 워드 라인들 각각에 소거 전압을 인가하는 단계; 및 상기 일부 수직 채널 구조체들의 상기 비트 라인들 각각에 상기 접지 전압이 인가되고 상기 일부 수직 채널 구조체들에 연결된 상기 SSL들 각각에 상기 전원 전압이 인가되며 상기 일부 수직 채널 구조체들에 대응하는 상기 워드 라인들 각각에 상기 소거 전압이 인가됨에 응답하여, 상기 일부 수직 채널 구조체들에 포함되는 메모리 셀들에 대한 소거 동작을 수행하는 단계를 포함하는 3차원 구조 메모리의 소거 동작 방법
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수직 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수평 방향으로 돌출된 돌출부들을 포함함-; 상기 돌출부들을 각각 감싸도록 형성되는 하부 전극층들; 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 하부 전극층들과 일부분이 각각 맞닿는 강유전체층들; 및 상기 수직 채널 구조체들 각각에 대해 직교하며 배치된 채 상기 강유전체층들의 상부에 각각 적층되어 워드 라인들로 사용되는 상부 전극층들-상기 강유전체층들 각각은, 상기 상부 전극층들 각각 및 상기 돌출부들 각각과 함께 메모리 셀을 구성함-을 포함하는 3차원 구조 메모리의 판독 동작 방법에 있어서,상기 수직 채널 구조체들 중 판독 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 수직 채널 구조체의 비트 라인에 접지 전압보다 높은 제1 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 연결된 SSL(String Selection Line)에 전원 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 대상 메모리 셀에 대응하는 선택된 워드 라인에 판독 전압을 인가하는 단계; 상기 선택된 수직 채널 구조체에 대응하는 워드 라인들 중 상기 선택된 워드 라인 외의 비선택된 워드 라인들 각각에 패스 전압을 인가하는 단계; 및 상기 선택된 수직 채널 구조체의 상기 비트 라인에 상기 제1 전압이 인가되고 상기 선택된 수직 채널 구조체에 연결된 상기 SSL에 상기 전원 전압이 인가되며 상기 선택된 워드 라인에 상기 판독 전압이 인가되고 상기 비선택된 워드 라인들 각각에 상기 패스 전압이 인가됨에 응답하여, 상기 대상 메모리 셀에 대한 판독 동작을 수행하는 단계를 포함하는 3차원 구조 메모리의 판독 동작 방법
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기판 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들, 제2 산화물층들 및 제3 산화물층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 채널 홀들을 상기 수직 방향으로 연장 형성하는 단계; 상기 채널 홀들을 통해 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽을 덮도록 하부 전극층들을 형성하는 단계; 상기 반도체 구조체에 트렌치(Trench)들을 형성하는 단계; 상기 트렌치들을 통해 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽과, 상기 트렌치들의 측벽을 덮도록 강유전체 패턴을 형성하는 단계; 상기 강유전체 패턴 중 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들을 채우도록 상부 전극층들을 형성하는 단계; 상기 강유전체 패턴 중 상기 트렌치들의 측벽을 덮는 부분을 제거하여 강유전체층들을 형성하는 단계; 상기 채널 홀들을 통해 상기 강유전체층들의 수직 부분들을 제거하는 단계; 상기 채널 홀들을 통해 상기 하부 전극층들의 내부 공간들의 상면, 하면 및 측벽과, 상기 채널 홀들의 측벽을 덮도록 게이트 유전체 패턴을 형성하는 단계; 및 상기 게이트 유전체 패턴 중 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들의 상면, 하면 및 측벽과, 상기 게이트 유전체 패턴이 형성된 상기 채널 홀들의 측벽에 채널 패턴을 형성하는 단계를 포함하는 3차원 구조 메모리의 제조 방법
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기판 상에 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 제1 산화물층들, 제2 산화물층들 및 제3 산화물층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 채널 홀들을 상기 수직 방향으로 연장 형성하는 단계; 상기 채널 홀들을 통해 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽을 덮도록 하부 전극층들을 형성하는 단계; 상기 채널 홀들을 통해 상기 하부 전극층들의 내부 공간들의 상면, 하면 및 측벽과, 상기 채널 홀들의 측벽을 덮도록 게이트 유전체 패턴을 형성하는 단계; 상기 게이트 유전체 패턴 중 상기 제1 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들의 상면, 하면 및 측벽과, 상기 게이트 유전체 패턴이 형성된 상기 채널 홀들의 측벽에 채널 패턴을 형성하는 단계; 상기 반도체 구조체에 트렌치(Trench)들을 형성하는 단계; 상기 트렌치들을 통해 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정을 수행하는 단계; 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들의 상면, 하면 및 측벽과, 상기 트렌치들의 측벽을 덮도록 강유전체 패턴을 형성하는 단계; 상기 강유전체 패턴 중 상기 제2 산화물층들 각각에서 상기 수평 방향으로의 일부분에 대한 식각 공정이 수행되어 형성된 공간들에 대응하는 영역들이 갖는 내부 공간들을 채우도록 상부 전극층들을 형성하는 단계; 및 상기 강유전체 패턴 중 상기 트렌치들의 측벽을 덮는 부분을 제거하여 강유전체층들을 형성하는 단계를 포함하는 3차원 구조 메모리의 제조 방법
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일 방향으로 연장 형성된 채 채널 패턴 및 상기 채널 패턴의 외측면에 형성되는 게이트 유전체 패턴을 각각 포함하는 채널 구조체들; 상기 채널 구조체들 각각에 대해 직교하며 접촉되는 하부 전극층들; 상기 하부 전극층들과 각각 접촉되는 강유전체층들; 및 상기 강유전체층들과 각각 접촉되는 상부 전극층들을 포함하고, 상기 채널 구조체들 각각의 상기 게이트 유전체 패턴, 상기 강유전체층들 및 상기 하부 전극층들은, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체 패턴의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 하는 3차원 구조 메모리
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일 방향으로 연장 형성된 채 채널 패턴을 각각 포함하는 채널 구조체들; 상기 채널 구조체들 각각의 채널 패턴에 접촉되는 게이트 유전체층들; 상기 게이트 유전체층들과 각각 접촉되는 하부 전극층들; 상기 하부 전극층들과 각각 접촉되는 강유전체층들; 및 상기 강유전체층들과 각각 접촉되는 상부 전극층들을 포함하고, 상기 게이트 유전체층들, 상기 강유전체층들 및 상기 하부 전극층들은, 상기 강유전체층들 각각의 커패시턴스가 상기 게이트 유전체층들 각각의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 하는 3차원 구조 메모리
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