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멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자 및 그의 제조 방법

  • 기술번호 : KST2015134828
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일 실시예에 따른 멀티 펑션 4 비트/1셀 비휘발성 퓨전 메모리 소자는 반도체 기판, 제 1 터널링 옥사이드와 제 2 터널링 옥사이드, 제 1 전하 포획 영역과 제 2 전하 포획 영역, 제 3 터널링 옥사이드와 제 4 터널링 옥사이드, 제 3 전하 포획 영역과 제 4 전하 포획 영역, 제 5 터널링 옥사이드와 제 6 터널링 옥사이드, 제 5 전하 포획 영역과 제 6 전하 포획 영역, 블로킹 옥사이드, 제 1 게이트, 제 1 절연 옥사이드와 제 2 절연 옥사이드, 저항 변화 영역, 제 2 게이트 및 소오스와 드레인을 포함한다.
Int. CL H01L 27/115 (2006.01)
CPC H01L 21/28282(2013.01) H01L 21/28282(2013.01) H01L 21/28282(2013.01) H01L 21/28282(2013.01) H01L 21/28282(2013.01)
출원번호/일자 1020110065626 (2011.07.01)
출원인 고려대학교 산학협력단
등록번호/일자
공개번호/일자 10-2011-0093746 (2011.08.18) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 취하
심사진행상태 취하
심판사항
구분 신규
원출원번호/일자 10-2009-0089387 (2009.09.22)
관련 출원번호 1020090089387
심사청구여부/일자 N
심사청구항수 7

출원인

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 김태근 대한민국 경기도 성남시 분당구
2 안호명 대한민국 서울특별시 송파구

대리인

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번호 이름 국적 주소
1 전종일 대한민국 서울특별시 강남구 테헤란로*길 **, 신관 ***호 (역삼동, 과학기술회관)(리더스국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [분할출원]특허출원서
[Divisional Application] Patent Application		 2011.07.01 취하 (Withdrawal) 1-1-2011-0506816-35
2 [특허 등 절차 취하]취하(포기)서
[Withdrawal of Procedure such as Patent, etc.] Request for Withdrawal (Abandonment)		 2011.10.06 수리 (Accepted) 1-1-2011-0780129-36
3 보정요구서
Request for Amendment		 2011.10.06 발송처리완료 (Completion of Transmission) 1-5-2011-0092312-85
4 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2011.10.20 수리 (Accepted) 1-1-2011-0820592-80
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.11 수리 (Accepted) 4-1-2014-5018243-16
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.04.22 수리 (Accepted) 4-1-2014-5049934-62
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판;상기 반도체 기판 상에 형성되며 서로 이격되어 형성된 제 1 터널링 옥사이드와 제 2 터널링 옥사이드;상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드의 상면 각각에 형성된 제 1 전하 포획 영역과 제 2 전하 포획 영역;상기 제 1 전하 포획 영역과 상기 제 2 전하 포획 영역의 상면 각각에 형성된 제 3 터널링 옥사이드와 제 4 터널링 옥사이드;상기 제 3 터널링 옥사이드와 상기 제 4 터널링 옥사이드의 상면 각각에 형성된 제 3 전하 포획 영역과 제 4 전하 포획 영역;상기 제 3 전하 포획 영역과 상기 제 4 전하 포획 영역의 상면 각각에 형성된 제 5 터널링 옥사이드와 제 6 터널링 옥사이드;상기 제 5 터널링 옥사이드와 상기 제 6 터널링 옥사이드의 상면 각각에 형성된 제 5 전하 포획 영역과 제 6 전하 포획 영역;상기 제 5 전하 포획 영역의 상면과 측면, 상기 제 5 터널링 옥사이드의 측면, 상기 제 3 전하 포획 영역의 측면, 상기 제 3 터널링 옥사이드의 측면, 상기 제 1 전하 포획 영역의 측면, 상기 제 1 터널링 옥사이드의 측면, 상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드 사이의 반도체 기판의 상면, 상기 제 2 터널링 옥사이드의 측면, 상기 2 전하 포획 영역의 측면, 상기 제 4 터널링 옥사이드의 측면, 상기 제 4 전하 포획 영역의 측면, 상기 제 6 터널링 옥사이드의 측면 및 상기 제 6 전하 포획 영역의 측면과 상면에 형성되며, 중심에 단면이 Ｕ 형상으로 형성된 블로킹 옥사이드;상기 블로킹 옥사이드의 상면에 형성되며 중심에 단면이 Ｕ 형상으로 형성된 제 1 게이트;상기 Ｕ 형상이 형성되지 않은 상기 제 1 게이트의 상면에 서로 이격되어 형성된 제 1 절연 옥사이드와 제 2 절연 옥사이드;상기 제 1 게이트의 Ｕ 형상 사이 및 상기 제 1 절연 옥사이드와 상기 제 2 절연 옥사이드 사이에 형성된 저항 변화 영역;상기 저항 변화 영역의 상면, 제 1 절연 옥사이드의 상면 및 상기 제 2 절연 옥사이드의 상면에 형성된 제 2 게이트; 및상기 제 1 터널링 옥사이드 및 상기 제 2 터널링 옥사이드의 각 외측의 상기 반도체 기판 내에 서로 분리되어 형성된 소오스와 드레인을 포함하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자
2 2
제 1 항에 있어서,상기 저항 변화 영역은 페로브스카이트계 산화물로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자
3 3
제 2 항에 있어서,상기 저항 변화 영역은 PbZrTiO3, PrCaMnO3, BaTiO3, SrTiO3, 또는 SrZrO3로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자
4 4
제 1 항에 있어서,상기 저항 변화 영역은 MgO, TiO2, NiO, ZrO2, HfO2 또는 CeO2로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자
5 5
제 1 항에 있어서,상기 저항 변화 영역은 상변화물질로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자
6 6
제 5 항에 있어서,상기 저항 변화 영역은 GeSbTe로 형성된 것을 특징으로 하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자
7 7
반도체 기판 상에 서로 이격되게 제 1 터널링 옥사이드와 제 2 터널링 옥사이드, 제 1 전하 포획 영역과 제 2 전하 포획 영역, 제 3 터널링 옥사이드와 제 4 터널링 옥사이드, 제 3 전하 포획 영역과 제 4 전하 포획 영역, 제 5 터널링 옥사이드와 제 6 터널링 옥사이드 및 제 5 전하 포획 영역과 제 6 전하 포획 영역을 형성하는 단계;상기 제 5 전하 포획 영역의 상면과 측면, 상기 제 5 터널링 옥사이드의 측면, 상기 제 3 전하 포획 영역의 측면, 상기 제 3 터널링 옥사이드의 측면, 상기 제 1 전하 포획 영역의 측면, 상기 제 1 터널링 옥사이드의 측면, 상기 제 1 터널링 옥사이드와 상기 제 2 터널링 옥사이드 사이의 반도체 기판의 상면, 상기 제 2 터널링 옥사이드의 측면, 상기 2 전하 포획 영역의 측면, 상기 제 4 터널링 옥사이드의 측면, 상기 제 4 전하 포획 영역의 측면, 상기 제 6 터널링 옥사이드의 측면 및 상기 제 6 전하 포획 영역의 측면과 상면에 형성하며, 중심에 단면이 Ｕ 형상인 블로킹 옥사이드를 형성하는 단계;상기 블로킹 옥사이드의 상면에 형성하며, 중심에 단면이 Ｕ 형상인 제 1 게이트를 형성하는 단계;상기 제 1 터널링 옥사이드 및 제 2 터널링 옥사이드의 각 외측의 반도체 기판 내에 서로 분리하여 소오스와 드레인을 형성하는 단계;상기 Ｕ 형상이 형성되지 않은 상기 제 1 게이트의 상면에 서로 이격하여 제 1 절연 옥사이드와 제 2 절연 옥사이드를 형성하는 단계;상기 제 1 게이트의 Ｕ 형상 사이 및 상기 제 1 절연 옥사이드와 상기 제 2 절연 옥사이드 사이에 저항 변화 영역을 형성하는 단계; 및상기 저항 변화 영역의 상면, 제 1 절연 옥사이드의 상면 및 상기 제 2 절연 옥사이드의 상면에 제 2 게이트를 형성하는 단계를 포함하는 멀티 펑션 4 비트/1 셀 비휘발성 퓨전 메모리 소자의 제조 방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 KR101074015 KR 대한민국 FAMILY
2 WO2011037297 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
DOCDB 패밀리 정보가 없습니다
국가 R&D 정보가 없습니다.