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반도체 소자

  • 기술번호 : KST2019023390
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 게이트 전극; 및 상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함한다. 상기 게이트에 인가되는 게이트 전압과 상기 드레인에 인가되는 드레인 전압에 따라 스위치 또는 휘발성 메모리로 동작한다.
Int. CL H01L 27/11 (2006.01.01) H01L 21/8238 (2006.01.01) H01L 21/8228 (2006.01.01) H01L 27/092 (2006.01.01) H01L 29/66 (2006.01.01)
CPC H01L 27/1104(2013.01) H01L 27/1104(2013.01) H01L 27/1104(2013.01) H01L 27/1104(2013.01) H01L 27/1104(2013.01)
출원번호/일자 1020160123410 (2016.09.26)
출원인 고려대학교 산학협력단
등록번호/일자 10-1835231-0000 (2018.02.27)
공개번호/일자
공고번호/일자 (20180308) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.09.26)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 김상식 대한민국 서울특별시 강남구
2 조경아 대한민국 서울특별시 광진구
3 김민석 대한민국 경기도 부천시 오정구
4 김윤중 대한민국 서울특별시 강남구
5 우솔아 대한민국 경기도 과천시 별양
6 임두혁 대한민국 서울특별시 송파구

대리인

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번호 이름 국적 주소
1 특허법인 누리 대한민국 서울특별시 강남구 테헤란로 **길 **-*(역삼동, IT빌딩 *층)

최종권리자

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2016.09.26 수리 (Accepted) 1-1-2016-0932163-38
2 의견제출통지서
Notification of reason for refusal		 2017.08.02 발송처리완료 (Completion of Transmission) 9-5-2017-0542111-64
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.09.26 수리 (Accepted) 1-1-2017-0941869-09
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.09.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0941868-53
5 등록결정서
Decision to grant		 2018.02.23 발송처리완료 (Completion of Transmission) 9-5-2018-0132989-07
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼;상기 진성 영역을 감싸도록 배치된 게이트 전극; 및상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함하고,상기 게이트에 인가되는 게이트 전압과 드레인에 인가되는 드레인 전압에 따라 스위치 또는 휘발성 메모리로 동작하고,상기 반도체 컬럼은 실리콘만으로 구성되고,상기 제1 도전 영역은 소오스를 제공하고, 상기 제2 도전 영역은 상기 드레인을 제공하고,상기 휘발성 메모리로 동작하는 경우,상기 반도체 컬럼에 제1 논리 상태를 기록하기 위하여, 상기 게이트 전극에 제1 게이트 전압을 인가하고 상기 제2 도전 영역에 제1 드레인 전압을 인가하고,상기 제1 논리 상태를 유지하기 위하여, 상기 게이트 전극에 제2 게이트 전압을 인가하고 상기 제2 도전 영역에 제2 드레인 전압을 인가하고,상기 제1 논리 상태를 독출하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 제2 도전 영역에 상기 제1 드레인 전압을 인가하고,상기 반도체 컬럼에 제2 논리 상태를 기록하기 위하여, 상기 게이트 전극에 제3 게이트 전압을 인가하고, 상기 제2 도전 영역에 상기 제1 드레인 전압을 인가하고,상기 제2 논리 상태를 유지하기 위하여, 상기 게이트 전극에 제2 게이트 전압을 인가하고, 상기 제2 도전 영역에 상기 제2 드레인 전압을 인가하고,상기 제2 논리 상태를 독출하기 위하여, 상기 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 제2 도전 영역에 상기 제1 드레인 전압을 인가하는 것을 특징으로 하는 반도체 소자
2 2
제1 항에 있어서,상기 반도체 컬럼은 기판 상에서 수직으로 연장되고,상기 제1 도전 영역의 상기 제1 도전형은 n 형인 것을 특징으로 하는 반도체 소자
3 3
제1 항에 있어서,상기 반도체 컬럼은 기판 상에서 수직으로 연장되고,상기 제1 도전 영역의 상기 제1 도전형은 p 형인 것을 특징으로 하는 반도체 소자
4 4
삭제
5 5
제1 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0
6 6
제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼;상기 진성 영역을 감싸도록 배치된 게이트 전극; 및상기 게이트 전극과 상기 진성 영역 사이에 배치된 게이트 절연막을 포함하고,상기 게이트에 인가되는 게이트 전압과 드레인에 인가되는 드레인 전압에 따라 스위치 또는 휘발성 메모리로 동작하고,상기 제1 도전 영역은 소오스를 제공하고, 상기 제2 도전 영역은 상기 드레인을 제공하고,상기 반도체 컬럼은 실리콘만으로 구성되고,상기 스위치로 동작하는 경우,상기 제2 도전 영역에 제1 드레인 전압이 인가된 상태에서, 상기 반도체 컬럼에 저장된 논리 상태를 제1 상태로 스위칭하기 위하여, 상기 게이트 전극에 양의 제1 게이트 펄스를 인가하고, 상기 제1 게이트 펄스가 소멸된 후에도 상기 제1 상태를 유지하고,상기 제2 도전 영역에 제1 드레인 전압이 인가된 상태에서, 상기 반도체 컬럼에 저장된 논리 상태를 상기 제1 상태로부터 제2 상태로 스위칭하기 위하여, 상기 게이트 전극에 음의 제2 게이트 펄스를 인가하고, 상기 제2 게이트 펄스가 소멸된 후에도 상기 제2 상태를 유지하는 것을 특징으로 하는 반도체 소자
7 7
제6 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 펄스는 음의 전압이고,상기 제2 게이트 펄스는 양의 전압이고,상기 제1 드레인 전압은 0
8 8
제2 항에 있어서,상기 기판은 활성 영역 및 소자 분리막을 포함하고,상기 제1 도전 영역은 상기 활성 영역과 접촉하여 배치되고,상기 활성 영역은 상기 제1 도전형으로 도핑된 것을 특징으로 하는 반도체 소자
9 9
제2 항에 있어서,상기 기판 상에 배치된 소오스 라인을 더 포함하고, 상기 제1 도전 영역은 상기 소오스 라인과 접촉하여 배치되고, 상기 소오스 라인은 실리콘에 상기 제1 도전형으로 도핑된 것을 특징으로 하는 반도체 소자
10 10
제2 항에 있어서,상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제2 도전 영역은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼을 따라 차례로 배치되는 것을 특징으로 하는 반도체 소자
11 11
제2 항에 있어서,상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제2 도전 영역은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼을 따라 차례로 배치되는 것을 특징으로 하는 반도체 소자
12 12
제2 항에 있어서,상기 반도체 컬럼의 하부면에서 상기 반도체 컬럼을 감싸도록 배치된 링 형태의 잔류 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자
13 13
제1 방향과 상기 제1 방향에 수직한 제2 방향에 의하여 정의된 배치평면을 가지는 기판;상기 기판 상에서 상기 제2 방향으로 나란히 연장되는 소오스 라인들;상기 소오스 라인들 상에서 주기적으로 배치되고 상기 기판의 배치평면에서 수직하게 연장되는 반도체 컬럼들;상기 제1 방향으로 배열된 상기 반도체 컬럼들의 측면을 감싸도록 배치되고 상기 제1 방향으로 연장되는 워드 라인들;상기 반도체 컬럼과 상기 워드 라인 사이에 배치되어 상기 반도체 컬럼의 측면을 감싸도록 배치된 게이트 절연막;상기 제1 방향으로 연장되고 상기 워드 라인들 사이에 채우는 게이트 분리막들; 및상기 제2 방향으로 배열된 상기 반도체 컬럼들의 상부면에 접하여 상기 제2 방향으로 연장되는 비트라인들을 포함하고,상기 반도체 컬럼은 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하고,상기 제1 도전 영역은 상기 소오스 라인과 접촉하고,상기 제2 도전 영역은 상기 비트라인과 접촉하고,상기 반도체 컬럼은 실리콘만으로 구성되고,상기 반도체 컬럼에 제1 논리 상태를 기록하기 위하여, 선택된 워드라인에 제1 게이트 전압을 인가하고 선택된 비트라인에 제1 드레인 전압을 인가하고,상기 제1 논리 상태를 유지하기 위하여, 선택된 워드라인에 제2 게이트 전압을 인가하고 선택된 비트라인에 제2 드레인 전압을 인가하고,상기 제1 논리 상태를 독출하기 위하여, 선택된 워드라인에 상기 제2 게이트 전압을 인가하고, 선택된 비트라인에 상기 제1 드레인 전압을 인가하고,상기 반도체 컬럼에 제2 논리 상태를 기록하기 위하여, 선택된 워드라인에 제3 게이트 전압을 인가하고, 선택된 비트라인에 상기 제1 드레인 전압을 인가하고,상기 제2 논리 상태를 유지하기 위하여, 선택된 워드라인에 제2 게이트 전압을 인가하고, 선택된 비트라인에 상기 제2 드레인 전압을 인가하고,상기 제2 논리 상태를 독출하기 위하여, 선택된 워드라인에 상기 제2 게이트 전압을 인가하고, 선택된 비트라인에 상기 제1 드레인 전압을 인가하는 휘발성 메모리 소자
14 14
제13 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0
15 15
제1 방향과 상기 제1 방향에 수직한 제2 방향에 의하여 정의된 배치평면을 가지는 기판;상기 기판 상에서 상기 제2 방향으로 나란히 연장되는 비트 라인들;상기 비트 라인들 상에서 주기적으로 배치되고 상기 기판의 배치평면에서 수직하게 연장되는 반도체 컬럼들;상기 제1 방향으로 배열된 상기 반도체 컬럼들의 측면을 감싸도록 배치되고 상기 제1 방향으로 연장되는 워드 라인들;상기 반도체 컬럼과 상기 워드 라인 사이에 배치되어 상기 반도체 컬럼의 측면을 감싸도록 배치된 게이트 절연막;상기 제1 방향으로 연장되고 상기 워드 라인들 사이에 채우는 게이트 분리막들; 및상기 제2 방향으로 배열된 상기 반도체 컬럼들의 상부면에 접하여 상기 제2 방향으로 연장되는 소오스 라인들을 포함하고,상기 반도체 컬럼은 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하고,상기 제1 도전 영역은 상기 소오스 라인과 접촉하고,상기 제2 도전 영역은 상기 비트라인과 접촉하고,상기 반도체 컬럼은 실리콘만으로 구성되고,상기 반도체 컬럼에 제1 논리 상태를 기록하기 위하여, 선택된 워드라인에 제1 게이트 전압을 인가하고 선택된 비트라인에 제1 드레인 전압을 인가하고,상기 제1 논리 상태를 유지하기 위하여, 선택된 워드라인에 제2 게이트 전압을 인가하고 선택된 비트라인에 제2 드레인 전압을 인가하고,상기 제1 논리 상태를 독출하기 위하여, 선택된 워드라인에 상기 제2 게이트 전압을 인가하고, 선택된 비트라인에 상기 제1 드레인 전압을 인가하고,상기 반도체 컬럼에 제2 논리 상태를 기록하기 위하여, 선택된 워드라인에 제3 게이트 전압을 인가하고, 선택된 비트라인에 상기 제1 드레인 전압을 인가하고,상기 제2 논리 상태를 유지하기 위하여, 선택된 워드라인에 제2 게이트 전압을 인가하고, 선택된 비트라인에 상기 제2 드레인 전압을 인가하고,상기 제2 논리 상태를 독출하기 위하여, 선택된 워드라인에 상기 제2 게이트 전압을 인가하고, 선택된 비트라인에 상기 제1 드레인 전압을 인가하는 것을 특징으로 하는 휘발성 메모리 소자
16 16
제15 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0
17 17
제1 방향과 상기 제1 방향에 수직한 제2 방향에 의하여 정의된 배치평면을 가지는 기판에 상기 제2 방향으로 연장되는 소자 분리막을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역이 형성된 상기 기판 상에 제1 층간 절연막, 도핑된 실리콘막, 및 제2 층간 절연막을 적층하고 상기 제2 층간 절연막, 상기 도핑된 실리콘막, 및 상기 제1 층간 절연막을 관통하는 관통홀을 형성하는 단계;상기 관통홀의 내부에서 노출된 도핑된 실리콘막의 표면에 게이트 절연막을 형성하는 단계;상기 관통홀에 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼을 형성하는 단계;상기 제1 방향으로 배열된 상기 반도체 컬럼들을 사이에 두고 상기 제2 층간 절연막 및 상기 도핑된 실리콘막을 관통하고 상기 제1 방향으로 연장되는 트렌치를 형성하는 단계;상기 트렌치를 워드라인 분리막으로 매립하는 단계; 및상기 반도체 컬럼의 상기 제2 도전 영역에 접촉하고 상기 제2 방향으로 연장되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
18 18
제17 항에 있어서,상기 게이트 절연막을 형성시 상기 활성 영역 상에 형성된 보조 절연막을 제거하기 위하여, 상기 관통홀의 측벽을 덮는 희생 절연막을 형성하고 상기 희생 절연막을 이방성 식각하여 희생 측벽을 형성하고 상기 보조 절연막을 제거하는 단계; 및상기 희생 측벽을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
19 19
제1 방향과 상기 제1 방향에 수직한 제2 방향에 의하여 정의된 배치평면을 가지는 기판에 상기 제2 방향으로 연장되는 제1 도전 라인을 형성하는 단계;상기 제1 도전 라인이 형성된 상기 기판 상에 제1 층간 절연막, 도핑된 실리콘막, 및 제2 층간 절연막을 적층하고 상기 제2 층간 절연막, 상기 도핑된 실리콘막, 및 상기 제1 층간 절연막을 관통하는 관통홀을 형성하는 단계;상기 관통홀의 내부에서 노출된 도핑된 실리콘막의 표면에 게이트 절연막을 형성하는 단계;상기 관통홀에 제1 도전형의 제1 도전 영역, 제2 도전형의 제2 도전 영역, 상기 제1 도전 영역과 상기 제2 도전 영역 사이에 배치된 진성 영역, 및 상기 진성 영역과 상기 제2 도전 영역 사이에 배치된 제1 도전형의 장벽 영역을 포함하는 반도체 컬럼을 형성하는 단계;상기 제1 방향으로 배열된 상기 반도체 컬럼들을 사이에 두고 상기 제2 층간 절연막 및 상기 도핑된 실리콘막을 관통하고 상기 제1 방향으로 연장되는 트렌치를 형성하는 단계;상기 트렌치를 워드라인 분리막으로 매립하는 단계; 및상기 반도체 컬럼의 상기 제2 도전 영역에 접촉하고 상기 제2 방향으로 연장되는 제2 도전 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
20 20
제19 항에 있어서,상기 게이트 절연막을 형성시 활성 영역 상에 형성된 보조 절연막을 제거하기 위하여, 상기 관통홀의 측벽을 덮는 희생 절연막을 형성하고 상기 희생 절연막을 이방성 식각하여 희생 측벽을 형성하고 상기 보조 절연막을 제거하는 단계; 및상기 희생 측벽을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법
지정국 정보가 없습니다
순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - 패밀리정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 US10515982 US 미국 FAMILY
2 US20180138199 US 미국 FAMILY
3 WO2018056695 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - DOCDB 패밀리 정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 US10515982 US 미국 DOCDBFAMILY
2 US2018138199 US 미국 DOCDBFAMILY
3 WO2018056695 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
국가 R&D 정보가 없습니다.