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다수의 가중치를 저장하는 다수의 비휘발성 메모리 소자 및 다수의 입력 신호에 따라 상기 다수의 비휘발성 메모리 소자에 연결되는 다수의 비트라인을 포함하는 메모리 셀 어레이; 및상기 다수의 입력 신호에 따라 상기 다수의 비트라인에 유도되는 전압으로부터 연산 신호를 출력하는 연산 출력 회로를 포함하는 비휘발성 메모리 장치
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청구항 1에 있어서, 상기 메모리 셀 어레이는각각 상기 다수의 비휘발성 메모리 소자 중 어느 하나를 포함하는 다수의 셀 스트링; 및상기 다수의 입력 신호에 따라 상기 다수의 셀 스트링과 상기 다수의 비트라인을 연결하는 다수의 비트라인 선택 스위치를 포함하는 비휘발성 메모리 장치
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청구항 2에 있어서, 상기 다수의 셀 스트링은 각각은게이트에 워드라인 신호가 인가되고 소스와 드레인이 순차적으로 직렬 연결되는 다수의 메모리 셀을 포함하는 비휘발성 메모리 장치
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청구항 2에 있어서, 상기 메모리 셀 어레이는 다수의 소스라인 선택 신호에 따라 상기 다수의 셀 스트링을 소스 라인에 연결하는 다수의 소스라인 선택 스위치를 더 포함하는 비휘발성 메모리 장치
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청구항 2에 있어서, 상기 다수의 입력 신호를 다수의 펄스 입력 신호로 변환하는 입력 회로를 더 포함하고,상기 비트라인 선택 신호는 상기 다수의 펄스 입력 신호에 따라 상기 다수의 셀 스트링과 상기 다수의 비트라인을 연결하며,상기 다수의 펄스 입력 신호는 각각 대응하는 입력 신호의 값에 대응하는 펄스 폭을 가지는 펄스 신호인 비휘발성 메모리 장치
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청구항 1에 있어서, 상기 연산 출력 회로는 다수의 곱셈 출력 회로를 포함하고,상기 다수의 곱셈 출력 회로는 각각 대응하는 입력 신호와 대응하는 가중치 신호의 곱에 대응하는 곱셈 전류를 생성하는 비휘발성 메모리 장치
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청구항 6에 있어서, 상기 다수의 곱셈 출력 회로는 각각 상기 다수의 비트라인 중 어느 하나의 비트라인의 전압에 따라 곱셈 전류를 생성하는 전류원을 포함하는 비휘발성 메모리 장치
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청구항 7에 있어서, 상기 다수의 곱셈 출력 회로는 각각전원 전압과 상기 어느 하나의 비트라인 사이에 연결되는 저항; 및상기 저항과 상기 어느 하나의 비트라인의 공통 노드의 전압을 버퍼링하여 버퍼 출력 전압을 생성하는 버퍼;를 더 포함하는 비휘발성 메모리 장치
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청구항 8에 있어서, 상기 전류원은 상기 버퍼 출력 전압에 따라 게이트 전압이 조절되고 소스가 전원 전압에 연결되며 드레인으로부터 상기 곱셈 전류가 출력되는 PMOS 트랜지스터인 비휘발성 메모리 장치
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청구항 9에 있어서, 상기 전류원은 상기 전원 전압과 소스 사이에 연결된 저항을 더 포함하는 비휘발성 메모리 장치
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청구항 6에 있어서, 상기 연산 출력 회로는 상기 다수의 곱셈 출력 회로에서 출력되는 곱셈 전류를 충전하는 커패시터를 더 포함하는 비휘발성 메모리 장치
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청구항 11에 있어서, 상기 연산 출력 회로는 리셋 신호에 따라 상기 커패시터를 방전시키는 리셋 스위치를 더 포함하는 비휘발성 메모리 장치
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청구항 1에 있어서, 상기 비휘발성 메모리 장치는 낸드 플래시 메모리 장치인 비휘발성 메모리 장치
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청구항 6에 있어서, 상기 다수의 가중치는 각각 K(K는 자연수) 비트 신호이고, 상기 다수의 곱셈 출력 회로는 각각 2K-1 회의 연산 동작 단계를 수행하여 상기 곱셈 전류를 생성하되, 상기 2K-1 회의 연산 동작 단계마다 상기 다수의 비휘발성 메모리 소자 중 어느 하나에 인가되는 읽기 전압의 크기는 서로 다르게 설정되는 비휘발성 메모리 장치
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