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반도체 기판;상기 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층;상기 층간 절연층의 상부에서 이격되어 배치된 소스 전극과 드레인 전극;상기 층간 절연층의 내부 측벽에 배치된 버퍼층;상기 소스 전극, 상기 드레인 전극, 상기 버퍼층의 상부에 배치된 트렌치 구조의 활성층;상기 활성층의 상부에 배치된 트렌치 구조의 게이트 절연층; 및상기 게이트 절연층의 상부에 배치된 트렌치 구조의 게이트 전극을 포함하는 박막 트랜지스터
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제1 항에 있어서,상기 층간 절연층은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 및 산화 알루미늄(Al2O3) 중 적어도 하나 이상의 절연 물질로 이루어진 박막 트랜지스터
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제1 항에 있어서,상기 버퍼층은 계면 특성이 우수한 절연 물질로 이루어진 박막 트랜지스터
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제3 항에 있어서,상기 버퍼층은 상기 층간 절연막의 트렌치 구조 중앙 부분까지 연장된 박막 트랜지스터
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제1 항에 있어서,상기 활성층은 산화물 반도체 또는 저온 폴리 실리콘으로 이루어진 박막 트랜지스터
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제1 항에 있어서,상기 활성층과 상기 게이트 절연층 사이에 보호층을 더 포함하는 박막 트랜지스터
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제1 항에 있어서,상기 게이트 절연층은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx), 및 산화 하프늄(HfOx) 중 적어도 하나 이상의 절연 물질로 이루어진 박막 트랜지스터
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제1 항에 있어서,상기 소스 전극 또는 상기 드레인 전극의 하부면에서부터 상기 활성층의 하부면까지의 수직 채널 길이는 100nm 내지 1,000nm 의 값을 가지는 박막 트랜지스터
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반도체 기판, 층간 절연층, 및 전극용 금속을 순차적으로 적층하는 단계;상기 층간 절연층과 전극용 금속의 일부를 식각하여, 이격된 소스 전극과 드레인 전극, 트렌치 구조의 층간 절연층을 형성하는 단계;상기 층간 절연층의 내부 측벽에 버퍼층을 형성하는 단계;상기 소스 전극과 상기 드레인 전극, 상기 버퍼층의 상부에 트렌치 구조의 활성층을 형성하는 단계;상기 활성층을 덮도록 트렌치 구조의 게이트 절연층을 형성하는 단계; 및상기 게이트 절연층의 상부에 트렌치 구조의 게이트 전극을 형성하는 단계를 포함하는박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 층간 절연층은 플라즈마 화학 기상 증착(PECVD), 플라즈마 원자층 증착(PEALD), 및 스퍼터링(Sputtering) 중 하나 이상의 방법으로 증착하는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 층간 절연층과 상기 전극용 금속은 동일한 마스크를 사용하여 식각이 이루어지는 박막 트랜지스터 제조 방법
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제9 항에 있어서, 상기 층간 절연층과 상기 전극용 금속은 건식 에칭(dry etch) 또는 습식 에칭(wet etch) 방법으로 식각이 이루어지는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 버퍼층은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착된 절연 물질의 중앙 부분을 식각하고, 상기 층간 절연층의 내부 측벽에만 절연 물질을 남겨둠으로써 형성되는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 버퍼층은 플라즈마 화학 기상 증착(PECVD) 또는 플라즈마 원자층 증착(PEALD) 방법으로 증착된 절연 물질의 중앙 부분을 식각하되, 상기 층간 절연층의 내부 측벽과 상기 층간 절연층의 상부에 절연 물질을 남겨둠으로써 형성되는 박막 트랜지스터 제조 방법
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제9 항에 있어서, 상기 활성층은 스퍼터링(sputtering) 또는 플라즈마 원자층 증착(PEALD) 방식으로 증착되는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 활성층의 상부에 플라즈마 원자층 증착(PEALD) 방식으로 트렌치 구조의 보호층을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 게이트 절연층은 플라즈마 원자층 증착(PEALD), 또는 플라즈마 화학 기상 증착(PECVD) 방식으로 형성되는 박막 트랜지스터 제조 방법
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제9 항에 있어서,상기 게이트 전극은 건식 에칭으로 형성되는 박막 트랜지스터 제조 방법
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반도체 기판;상기 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층;상기 층간 절연층의 내부 측벽을 따라 배치된 버퍼층;상기 버퍼층을 덮도록 배치된 트렌치 구조의 활성층;상기 활성층의 상부에 이격되어 배치된 소스 전극과 드레인 전극;상기, 활성층의 트렌치 구조 내부에 순차적으로 적층된 게이트 절연층과 게이트 전극; 및상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극 사이에 배치된 보호층을 포함하는 박막 트랜지스터
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제19 항에 있어서,상기 버퍼층은 상기 층간 절연층을 덮도록 배치된 트렌치 구조로 형성되는 박막 트랜지스터
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제19 항에 있어서,상기 소스 전극 또는 상기 드레인 전극의 하부면에서부터 상기 활성층의 하부면까지의 수직 채널 길이는 100nm 내지 1,000nm 의 값을 가지는 박막 트랜지스터
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반도체 기판;상기 반도체 기판 상부에 배치된 트렌치 구조의 층간 절연층;상기 층간 절연층의 상부에 배치된 트렌치 구조의 활성층;상기 활성층의 상부 또는 하부에서 이격되어 배치된 소스 전극과 드레인 전극;상기 활성층의 상부 또는 하부에서 상기 소스 전극과 상기 드레인 전극의 사이에 배치된 게이트 절연층과 게이트 전극; 및상기 층간 절연층과 상기 활성층 사이에서, 상기 층간 절연층의 내부 측벽을 따라 배치된 버퍼층을 포함하는 박막 트랜지스터
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제22 항에 있어서,상기 소스 전극 또는 상기 드레인 전극의 하부면에서부터 상기 활성층의 하부면까지의 수직 채널 길이는 100nm 내지 1,000nm 의 값을 가지는 박막 트랜지스터
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