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낮은 누설전류를 갖는 고밀도 ＦＩＮ 전계효과트랜지스터및 그 제조 방법

  • 기술번호 : KST2015162471
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 낮은 누설 전류와 우수한 축소화 특성을 갖는 Fin 전계효과트랜지스터 및 그 제조 방법에 관한 것이다. 상기 Fin 전계효과트랜지스터는 벌크 실리콘 기판, 상기 기판위에 패터닝되어 형성된 담장형 바디, 상기 담장형 바디의 상부의 가운데 부분을 식각하여 형성된 트렌치에 절연 물질을 채워 완성된 바디 분리부, 상기 기판의 표면과 상기 담장형 바디의 일정 높이까지 형성된 절연막, 상기 절연막이 형성되지 않은 상기 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막, 상기 게이트 절연막위에 형성되는 게이트 전극, 상기 게이트 전극이 형성되지 않은 상기 담장형 바디의 소정의 영역에 형성되는 소오스/드레인 영역을 포함한다. 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극 및 제2 게이트 전극이 서로 접촉되어 형성되고, 특히 일함수가 작은 제2 게이트 전극이 드레인 쪽으로 배치되도록 한다. 그 결과, 본 발명에 따른 FinFET은 게이트 전극에 일함수가 큰 물질을 사용하여 문턱전압을 증가시키되, 드레인과 겹치는 게이트 전극의 일함수를 낮춤으로써 GIDL(Gate Induced Drain Leakage)을 감소시킬 수 있게 된다. 이중/삼중-게이트, 담장형 바디, 바디 분리, 채널 분리, FinFET, 나노 소자, GIDL
Int. CL B82Y 40/00 (2011.01) H01L 29/78 (2011.01) H01L 21/336 (2011.01)
CPC H01L 29/7856(2013.01) H01L 29/7856(2013.01) H01L 29/7856(2013.01) H01L 29/7856(2013.01)
출원번호/일자 1020060136742 (2006.12.28)
출원인 경북대학교 산학협력단
등록번호/일자 10-0823874-0000 (2008.04.15)
공개번호/일자
공고번호/일자 (20080421) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.28)
심사청구항수 30

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 김일환 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)
2 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.28 수리 (Accepted) 1-1-2006-0978060-55
2 대리인변경신고서
Agent change Notification		 2007.05.09 수리 (Accepted) 1-1-2007-0343591-06
3 의견제출통지서
Notification of reason for refusal		 2007.11.30 발송처리완료 (Completion of Transmission) 9-5-2007-0650757-47
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.01.28 수리 (Accepted) 1-1-2008-0070669-77
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.01.28 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0070666-30
6 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2008.01.30 수리 (Accepted) 1-1-2008-0079722-54
7 직권정정안내서
Notification of Ex officio Correction		 2008.02.11 발송처리완료 (Completion of Transmission) 1-5-2008-0020331-38
8 등록결정서
Decision to grant		 2008.04.11 발송처리완료 (Completion of Transmission) 9-5-2008-0196414-10
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
벌크 실리콘 기판; 상기 기판에 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 상기 담장형 바디의 상부 표면의 일정 영역에 형성되되, 상기 담장형 바디의 표면으로부터 소정의 깊이를 갖는 트랜치를 구비하며, 상기 트랜치의 내부에는 소정의 물질로 채워지는 바디 분리부;전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 격리 절연막; 상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막, 격리 절연막 및 바디 분리부 위에 형성되되, 상기 담장형 바디의 길이 방향과는 임의의 각도록 교차되도록 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 담장형 바디의 상부 영역은 상기 바디 분리부에 의해 분리되는 것을 특징으로 하며, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극과 전기적으로 연결된 제2 게이트 전극으로 이루어지는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
2 2
제1항에 있어서, 상기 제1 및 제2 게이트 전극은 서로 다른 일함수를 가지며, 상기 제2 게이트 전극은 제1 게이트 전극의 일함수보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
3 3
벌크 실리콘 기판; 상기 기판에 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 상기 담장형 바디의 상부 표면의 일정 영역에 형성되되, 상기 담장형 바디의 표면으로부터 소정의 깊이를 갖는 트랜치를 구비하며, 상기 트랜치의 내부에는 소정의 물질로 채워지는 바디 분리부;전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 격리 절연막; 상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막, 격리 절연막 및 바디 분리부 위에 형성되되, 상기 담장형 바디의 길이 방향과는 임의의 각도록 교차되도록 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 담장형 바디의 상부 영역은 상기 바디 분리부에 의해 분리되는 것을 특징으로 하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 게이트 전극과 제2 게이트 전극의 사이에 배치되는 게이트 사이 절연막으로 이루어지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 게이트 사이 절연막을 개재하여 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
4 4
벌크 실리콘 기판; 상기 기판에 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 상기 담장형 바디의 상부 표면의 일정 영역에 형성되되, 상기 담장형 바디의 표면으로부터 소정의 깊이를 갖는 트랜치를 구비하며, 상기 트랜치의 내부에는 소정의 물질로 채워지는 바디 분리부;전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 격리 절연막; 상기 격리 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면, 및 상기 바디 분리부의 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막, 격리 절연막 및 바디 분리부 위에 형성되되, 상기 담장형 바디의 길이 방향과는 임의의 각도록 교차되도록 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 담장형 바디의 상부 영역은 상기 바디 분리부에 의해 분리되는 것을 특징으로 하며, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 및 제3 게이트 전극들로 이루어지며, 상기 제2 및 제3 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 및 제3 게이트 전극은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 영역 및 드레인 영역 쪽에 각각 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
5 5
벌크 실리콘 기판; 상기 기판에 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 상기 담장형 바디의 상부 표면의 일정 영역에 형성되되, 상기 담장형 바디의 표면으로부터 소정의 깊이를 갖는 트랜치를 구비하며, 상기 트랜치의 내부에는 소정의 물질로 채워지는 바디 분리부;전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 격리 절연막; 상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막, 격리 절연막 및 바디 분리부 위에 형성되되, 상기 담장형 바디의 길이 방향과는 임의의 각도록 교차되도록 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 담장형 바디의 상부 영역은 상기 바디 분리부에 의해 분리되는 것을 특징으로 하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 및 제3 게이트 전극들 및 제1 및 제2 게이트 사이 절연막들로 구성되며, 상기 제1 게이트 사이 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 배치되며, 상기 제2 게이트 사이 절연막은 제1 게이트 전극과 상기 제3 게이트 전극의 사이에 배치되는 것을 특징으로 하며, 상기 제2 및 제3 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 및 제3 게이트 전극들은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 영역 및 드레인 영역 쪽에 각각 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
6 6
제3항에 있어서, 상기 게이트 사이 절연막의 두께가 0
7 7
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 바디 분리부의 트랜치의 내부는 절연 물질로 채워지는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
8 8
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 바디 분리부의 트랜치의 표면 및 측벽은 게이트 절연막이 형성되며, 상기 게이트 절연막위에 상기 게이트 전극이 형성되는 것을 특징으로 하며, 상기 게이트 절연막은 상기 담장형 바디의 측면 및 상부에 형성되는 게이트 절연막과 동일한 물질로 이루어지는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
9 9
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 담장형 바디의 상부를 분리시키는 바디 분리부의 길이는 채널과 소스/드레인이 형성되는 담장형 바디의 해당 영역을 따라 형성되거나, 게이트 영역과 교차하는 담장형 바디의 해당 영역에만 국한하여 형성되되 게이트 전극의 길이 방향의 양쪽 가장자리를 기준으로 50 nm 범위 내에서 형성된 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
10 10
제9항에 있어서, 상기 바디 분리부의 트랜치의 폭은 1 nm ~ 80 nm 범위에서 결정되고, 상기 트랜치의 깊이는 바디의 상부 표면으로부터 5 nm ~ 300 nm 범위 내에서 결정되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터
11 11
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 격리 절연막은 상기 기판 및 상기 담장형 바디의 측면에 0
12 12
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 격리 절연막은 상기 기판 및 상기 담장형 바디의 측면에 0
13 13
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 게이트 및 제2 게이트 전극은 상부에 도전성 물질층을 추가로 더 구비하여 전극의 저항을 낮추거나, 제1 게이트 전극이 제2 게이트 전극과 전기적으로 분리된 경우 이들을 전기적으로 연결하여 형성하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
14 14
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 담장형 바디의 높이는 상기 기판의 표면으로부터 50 nm ~ 900 nm의 범위이고, 상기 담장형 바디의 전체 폭은 2 nm ~ 200 nm 범위에서 형성되며, 바디 분리부에 의해 분리된 담장형 바디의 상부 영역의 폭은 0
15 15
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 담장형 바디의 상부 표면의 모서리 부분이 둥글게 형성된 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
16 16
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 담장형 바디의 폭 및 상기 담장형 바디의 상부와 바디 분리부를 합한 전체 폭은 바디의 상부 표면으로부터 기판까지 균일하게 유지하거나, 담장형 바디의 상부 표면으로부터 기판으로 갈수록 넓어지거나, 상부 표면으로부터 상기 제1 높이까지 균일한 폭으로 형성되고 제1 높이부터 기판까지 넓어지도록 형성하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
17 17
제15항에 있어서, 상기 바디 분리부에 의해 분리된 담장형 바디의 상부 영역의 폭은 상부 표면으로부터 바디 분리부의 트랜치의 하부면까지는 균일하게 유지하거나, 상부 표면으로부터 트랜치의 하부면으로 갈수록 넓어지되 분리된 담장형 바디의 상부의 한쪽 측면만 넓어지거나 양쪽 측면이 트랜치 하부면까지 넓어지도록 형성하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
18 18
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 담장형 바디의 측면에 형성되는 측면 채널의 높이는 2 nm ~ 200 nm 사이의 범위에서 결정되는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
19 19
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 절연막 중 상기 담장형 바디의 측면에 형성되는 게이트 절연막의 두께는 0
20 20
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 담장형 바디의 측면 및 상부에 형성되는 게이트 절연막의 두께는 채널의 안쪽에서는 0
21 21
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 소스/드레인 영역의 깊이는 담장형 바디의 상부 표면으로부터 10 nm ~ 500 nm 인 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
22 22
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 담장형 바디의 제1 높이까지 격리 절연막을 형성하고 상기 격리 절연막의 두께는 50 nm ~ 700 nm 인 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
23 23
삭제
24 24
제1항 내지 제5항 중 어느 한 항에 있어서, 담장형 바디의 폭은 전체적으로 균일하게 형성하거나, 소스/드레인이 형성되는 영역의 담장형 바디의 폭은 게이트 전극이 형성되는 영역의 담장형 바디의 폭보다 넓게 형성하는 것을 특징으로 하는한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
25 25
제1항 내지 제5항 중 어느 한 항에 있어서, 제1 게이트 전극 및 제2 게이트 전극은 서로 같은 물질로 구성하되 불순물 도우핑 유형을 바꾸거나, 서로 다른 물질로 구성하거나, 서로 다른 물질로 구성하고 불순물 도우핑 유형을 바꾸어서, 제1 게이트 전극 및 제2 게이트 전극의 일함수가 서로 다르게 하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
26 26
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 전극은 다결정 실리콘, 다결정 SiGe, 다결정 Ge, 비정질 실리콘, 비정질 SiGe, 비정질Ge, 실리콘, 또는 반도체 재료와 금속과의 실리사이드, 각종 금속산화물, 다양한 일함수의 금속, 이원계 금속 중 하나 또는 둘 이상으로 이루어지는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터
27 27
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 게이트 전극은 제1 게이트 전극보다 일함수가 작은 물질로 형성되며, 상기 제2 게이트 전극의 길이는 전체 게이트 전극 길이의 1/2보다 작고 0
28 28
제4항 내지 제5항 중 어느 한 항에 있어서, 상기 제2 및 제3 게이트 전극은 제1 게이트 게이트 전극보다 일함수가 작은 물질로 형성되며, 상기 제2 및 제3 게이트 전극의 길이는 전체 게이트 전극의 길이의 1/2보다 작고 0
29 29
제12항에 있어서, 상기 격리 절연막은 담장형 바디의 상부 표면 근처까지 형성되되, 상기 열산화막 및 질화막을 바디의 상부 표면에서 2 nm ~ 200 nm까지의 범위의 깊이로 제거하고, 게이트 절연막과 게이트 전극을 형성하여 구현된 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계 효과 트랜지스터
30 30
(a) 벌크 실리콘 기판에 단결정 실리콘으로 담장형 바디를 형성하는 단계, (b) 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 표면 근처까지 절연막을 형성하는 단계, (c) 상기 담장형 바디 상부의 가운데 영역을 바디의 길이 방향으로 식각하여 소정 깊이를 갖는 트렌치를 형성하고, 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 제 1 높이까지 격리 절연막을 형성하여 제 1 높이 이상의 바디 상부 및 측면이 드러나게 하며, 상기 식각된 트렌치에 절연 물질을 채워 바디 분리부를 형성하는 단계,(d) 상기 제1 높이 이상의 담장형 바디의 측면 및 상부 표면에 게이트 절연막을 형성하는 단계,(e) 상기 절연막 및 상기 게이트 절연막 위에 게이트 전극을 형성하되, 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극과 제2 게이트 전극으로 이루어지는 것을 특징으로 하는 단계,(f) 상기 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역을 제외한 나머지 영역에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터의 제조 방법
31 31
(a) 벌크 실리콘 기판에 단결정 실리콘으로 된 담장형 바디를 형성하는 단계와, (b) 상기 구조물에 제1 절연막, 질화막 및 제2 절연막을 순차적으로 형성하는 단계와, (c) 상기 제2 절연막을 담장형 바디의 상부 표면에 형성된 질화막의 표면까지 평탄화시키는 단계와, (d) 상기 질화막을 형성한 두께 만큼 제거하여 상기 제2 절연막 표면과 담장형 바디의 상부 사이에 단차를 형성하고, 상기 단차를 이용하여 담장형 바디의 식각시 선택성이 있는 물질로 담장형 바디의 상부의 가장자리를 따라 스페이서를 형성하는 단계와, (e) 상기 스페이서 사이에서 드러난 담장형 바디의 상부의 일정 영역을 아래 방향으로 일정 깊이를 식각하여 트렌치를 형성하고 상기 형성된 트렌치의 내부를 절연 물질로 채워 바디 분리부를 형성하는 단계와, (f) 상기 스페이서를 제거하고 드러난 질화막을 소정의 깊이까지 선택적으로 식각하고, 담장형 바디 측벽의 제1 절연막을 제거하는 단계와,(g) 상기 제1 절연막 위로 돌출된 담장형 바디 영역의 측면 및 상부 표면에 게이트 절연막을 형성하는 단계와, (h) 상기 제 1, 2절연막이나 질화막 및 게이트 절연막 위에 게이트 전극을 형성하되 일함수가 큰 게이트 물질과 일함수가 작은 게이트 물질을 이루어진 게이트 전극을 형성하는 단계와, (i) 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역을 제외한 나머지 영역에 소스/드레인 영역을 형성하는 단계와, (j) 상기 제 1, 2절연막, 게이트 절연막 및 게이트 전극 위에 금속층과의 전기적 격리를 위한 절연막을 형성하는 단계와, (k) 상기 소스, 드레인, 게이트 전극에 콘택을 형성하고 배선을 위한 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.