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낮은 누설전류를 갖는 기둥형 전계효과트랜지스터

  • 기술번호 : KST2015161705
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 낮은 누설 전류를 갖는 기둥(pillar)형 전계효과트랜지스터 관한 것이다. 상기 기둥형 전계효과트랜지스터는 반도체 기판 또는 SOI (Silicon On Insulator) 기판 위에 패터닝되어 형성된 기둥형 바디, 상기 기둥형 바디의 표면에 형성된 게이트 절연막, 상기 게이트 절연막의 표면에 형성되는 게이트 전극, 상기 게이트 전극이 형성되지 않은 상기 기둥형 바디의 소정의 영역에 형성되는 소오스/드레인 영역을 포함한다. 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극 및 제2 게이트 전극을 포함하며, 상기 제1 게이트 전극 및 제2 게이트 전극은 절연막으로 분리되어 형성되나 금속 배선등에 의해 전기적으로 서로 연결되게 형성된다. 일함수가 더 작은 제2 게이트 전극은 드레인과 겹치도록 배치된다. 그 결과, 본 발명에 따른 기둥형 FET은 게이트 전극에 일함수가 큰 물질을 사용하여 문턱전압을 증가시키되, 드레인과 겹치는 부분의 게이트 전극의 일함수를 낮춤으로써 GIDL(Gate Induced Drain Leakage)을 감소시켜 off 상태의 누설전류를 크게 줄이게 된다. 기둥(pillar), 일함수, GIDL, 나노 소자, 게이트 전극, 누설전류, DRAM
Int. CL B82Y 40/00 (2011.01) H01L 21/336 (2011.01) H01L 29/78 (2011.01)
CPC H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01) H01L 29/7827(2013.01)
출원번호/일자 1020070035277 (2007.04.10)
출원인 경북대학교 산학협력단
등록번호/일자 10-0861236-0000 (2008.09.25)
공개번호/일자
공고번호/일자 (20081002) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.04.10)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이종호 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.04.10 수리 (Accepted) 1-1-2007-0275583-12
2 보정요구서
Request for Amendment		 2007.04.26 발송처리완료 (Completion of Transmission) 1-5-2007-0053030-28
3 서지사항보정서
Amendment to Bibliographic items		 2007.04.30 수리 (Accepted) 1-1-2007-0323612-19
4 선행기술조사의뢰서
Request for Prior Art Search		 2008.01.14 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2008.02.12 수리 (Accepted) 9-1-2008-0005567-69
6 의견제출통지서
Notification of reason for refusal		 2008.02.29 발송처리완료 (Completion of Transmission) 9-5-2008-0115904-48
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.04.01 수리 (Accepted) 1-1-2008-0236596-81
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.04.01 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0236595-35
9 최후의견제출통지서
Notification of reason for final refusal		 2008.05.30 발송처리완료 (Completion of Transmission) 9-5-2008-0297459-44
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.07.04 보정각하 (Rejection of amendment) 1-1-2008-0483277-58
11 보정각하결정서
Decision of Rejection for Amendment		 2008.07.30 발송처리완료 (Completion of Transmission) 9-5-2008-0398907-99
12 거절결정서
Decision to Refuse a Patent		 2008.08.07 발송처리완료 (Completion of Transmission) 9-5-2008-0414029-93
13 명세서 등 보정서(심사전치)
Amendment to Description, etc(Reexamination)		 2008.08.18 보정승인 (Acceptance of amendment) 7-1-2008-0036360-73
14 등록결정서
Decision to grant		 2008.09.24 발송처리완료 (Completion of Transmission) 9-5-2008-0491499-66
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기둥; 상기 반도체 기둥 중 일부 표면에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 게이트 전극;상기 반도체 기둥에서 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극, 제2 게이트 전극, 게이트 사이 절연막으로 구성되며, 상기 제1 게이트 전극은 제2 게이트 전극의 일함수보다 높은 일함수를 가지며, 상기 게이트 사이 절연막은 제1 게이트 전극과 제2 게이트 전극 사이에는 형성되며, 상기 제1 게이트 전극과 제2 게이트 전극은 콘택 또는 금속배선에 의해 전기적으로 연결되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
2 2
반도체 기둥; 상기 반도체 기둥 중 일부 표면에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 게이트 전극;상기 반도체 기둥에서 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극과 제2 게이트 전극으로 구성되며, 상기 제1 게이트 전극은 제2 게이트 전극의 일함수보다 높은 일함수를 가지며, 제1 게이트 전극과 제2 게이트 전극은 바로 접촉되어 전기적으로 연결되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
3 3
반도체 기둥; 상기 반도체 기둥의 일부 표면에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 게이트 전극;상기 반도체 기둥에서 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극과 제3 게이트 전극, 제1 게이트 사이 절연막 및 제2 게이트 사이 절연막으로 구성되며, 상기 제1 게이트 전극은 제2 게이트 전극 및 제3 게이트 전극의 일함수보다 높은 일함수를 가지며, 상기 제1 게이트 사이 절연막은 제1 게이트 전극과 제2 게이트 전극의 사이에 형성되며, 상기 제2 게이트 사이 절연막은 제1 게이트 전극과 제3 게이트 전극의 사이에 형성되며, 상기 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극은 콘택 또는 금속배선에 의해 전기적으로 연결되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
4 4
반도체 기둥; 상기 반도체 기둥의 일부 표면에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되는 게이트 전극;상기 반도체 기둥에서 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극과 제3 게이트 전극으로 구성되며, 상기 제1 게이트 전극은 제2 게이트 전극 및 제3 게이트 전극의 일함수보다 높은 일함수를 가지며, 제1 게이트 전극은 제2 게이트 전극 및 제3 게이트 전극과 바로 접촉되어 전기적으로 연결되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
5 5
제1항 및 제2항 중 어느 한 항에 있어서, 상기 제2 게이트 전극은 드레인 영역 측에 형성되고, 상기 제1 게이트 전극은 소스 영역 측에 형성되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과 트랜지스터
6 6
제3항 및 제4항 중 어느 한 항에 있어서, 상기 제2 게이트 전극은 드레인 영역 측에 형성되고, 상기 제3 게이트 전극은 소스 영역 측에 형성되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과 트랜지스터
7 7
제1항 및 제2항 중 어느 한 항에 있어서, 상기 제2 게이트 전극으로 둘러싸이는 상기 반도체 기둥의 단면적은 제1 게이트 전극으로 둘러싸이는 반도체 기둥의 단면적보다 더 적은 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과 트랜지스터
8 8
제1항에 있어서, 상기 게이트 사이 절연막의 두께는 0
9 9
제1항 내지 제4항 중 어느 한 항에 있어서, 반도체 기둥의 단면적은 78 nm2- 130,000 nm2 의 범위에서 결정되고 높이는 50 nm - 1000 nm 의 범위에서 결정되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
10 10
삭제
11 11
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 절연막의 두께는 0
12 12
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 게이트 전극 및 제2 게이트 전극은 서로 같은 물질로 구성하되 불순물 도우핑 유형을 바꾸거나, 서로 다른 물질로 구성하거나, 서로 다른 물질로 구성하고 불순물 도우핑 유형을 바꾸어서, 제1 게이트 전극 및 제2 게이트 전극의 일함수를 서로 다르게 구현하는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
13 13
삭제
14 14
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 기둥에 소스 영역, 드레인 영역 및 바디 영역이 형성되며, 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 상기 바디 영역은 완전공핍 (fully depleted) 또는 부분공핍(partially depleted)이 되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
15 15
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 소스 영역과 드레인 영역은 각각 게이트 전극과 0
16 16
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기둥형 전계효과트랜지스터는 드레인 영역과 드레인 전극의 접촉 저항을 줄이기 위한 콘택 창(contact window)을 구비하며, 상기 콘택 창은 반도체 기둥의 단면적보다 넓게 형성하는 것을 특징으로 하는 낮은 누설전류를 가진 기둥형 전계효과트랜지스터
17 17
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 기둥형 전계효과트랜지스터는 드레인 영역이 형성되는 반도체 기둥의 표면에 선택적 에피(epi)층을 더 구비하여, 드레인 영역이 형성되는 반도체 기둥과 상기 선택적 에피층의 전체 단면적이 게이트 전극이 형성되는 반도체 기둥의 단면적보다 넓게 형성되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
18 18
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 게이트 전극의 길이는 5 nm - 400 nm 사이에서 결정되고, 상기 제2 게이트 전극의 길이는 5 nm - 400 nm 사이에서 결정되는 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
19 19
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 게이트 전극과 상기 반도체 기둥 사이에 형성되는 게이트 절연막의 두께는 제1 게이트 전극과 반도체 기둥 사이에 형성되는 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 하는 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
20 20
제1항 내지 제4항 중 어느 한 항에 따른 기둥형 전계효과트랜지스터들로 이루어지는 DRAM 셀 어레이 소자에 있어서, 상기 DRAM 셀 어레이 소자는 반도체 기판위에 형성된 복수 개의 기둥형 전계효과트랜지스터들, 및 각 기둥형 전계효과트랜지스터들의 반도체 기둥의 상부 또는 하부에 형성되는 커패시터들을 구비하며, 상기 복수 개의 기둥형 전계효과트랜지스터들이 상기 DRAM 셀 어레이 소자의 비트라인과 워드라인 방향을 따라 순차적으로 배치되는 것을 특징으로 하는 DRAM 셀 어레이 소자
21 21
제20항에 있어서, 상기 반도체 기판은 벌크 실리콘 기판 또는 SOI 기판인 것을 특징으로 하는 DRAM 셀 어레이 소자
22 22
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23 23
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24 24
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순번 패밀리번호 국가코드 국가명 종류
1 US09564200 US 미국 FAMILY
2 US20080251825 US 미국 FAMILY
3 US20110121396 US 미국 FAMILY

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1 US2008251825 US 미국 DOCDBFAMILY
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