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기판 상에 형성되는 채널 영역; 상기 채널 영역 상에 형성되는 게이트 절연막 영역; 상기 게이트 절연막 영역 상에 형성되는 플로팅 게이트 영역; 상기 플로팅 게이트 영역 상에 형성되는 전이층 영역; 및 상기 전이층 영역 상에 형성된 채, 기준 전위 이상 값의 전위가 인가됨에 응답하여 상기 플로팅 게이트 영역과의 전위차를 생성하고, 상기 전위차에 의한 전이 전류를 발생시켜 상기 플로팅 게이트 영역에 저장된 적어도 하나의 전하를 방출시키거나 상기 플로팅 게이트 영역에 상기 적어도 하나의 전하를 반입시키는 컨트롤 게이트 영역을 포함하는 DRAM 소자
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제1항에 있어서,상기 컨트롤 게이트 영역은, 상기 플로팅 게이트 영역에 저장된 상기 적어도 하나의 전하를 방출시켜 읽기 동작을 수행하고, 상기 플로팅 게이트 영역에 상기 적어도 하나의 전하를 반입시키는 쓰기 동작을 수행하는 것을 특징으로 하는 DRAM 소자
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제2항에 있어서,상기 컨트롤 게이트 영역은, 상기 플로팅 게이트 영역과의 전위차에 의해 상기 적어도 하나의 전하가 상기 전이층 영역에 의한 에너지 장벽을 통과하는 것에 응답하여 상기 채널 영역의 저항 상태를 변화시키는 방식으로 상기 읽기 동작 또는 상기 쓰기 동작을 구현하는 것을 특징으로 하는 DRAM 소자
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제1항에 있어서,상기 컨트롤 게이트 영역의 면적 또는 상기 전이층 영역의 면적은, 상기 플로팅 게이트 영역의 면적보다 작은 것을 특징으로 하는 DRAM 소자
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제1항에 있어서,상기 컨트롤 게이트 영역은, 금속, 2종 또는 3종 금속 합금, n+ 다결정 실리콘, p+ 다결정 실리콘 또는 실리사이드 중 적어도 하나의 물질로 형성되는 것을 특징으로 하는 DRAM 소자
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제1항에 있어서,상기 전이층 영역은, 실리콘(Si), 게르마늄(Ge), Ⅲ-V족 화합물, 2-D 물질, 질화규소(Si3N4), 질화막(Nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(Oxide), 알루미늄 옥사이드(Al2O3), IGZO, 하프늄 옥사이드(HfO2), 전이층 물질, 반도체 물질 또는 고체 전해질 물질 중 적어도 하나의 물질로 형성되는 것을 특징으로 하는 DRAM 소자
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제1항에 있어서,상기 플로팅 게이트 영역은, 상기 채널 영역의 구조에 따라 평면형 게이트(planar-gate) 구조, 다중 게이트(multiple-gate) 구조 및 전면 게이트(Gate-all-around) 구조를 포함하는 돌출형 게이트 구조 또는 매립형 게이트 구조 중 어느 하나의 구조를 갖는 것을 특징으로 하는 DRAM 소자
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제7항에 있어서,상기 플로팅 게이트 영역은, 핀펫(FinFET), 트라이 게이트(Tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(Gate-all-around) MOSFET, 벌크 핀펫(Bulk finFET) 또는 벌크 게이트 올어라운드(Bulk gate-all-around) MOSFET 중 어느 하나에서 사용되는 상기 돌출형 게이트 구조를 갖는 것을 특징으로 하는 DRAM 소자
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제7항에 있어서,상기 플로팅 게이트 영역은, 버리드 게이트(Buried gate) MOSFET, 리세스드 게이트(Recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(Sphere-shaped recessed gate) MOSFET, 새들 핀펫(Saddle finFET), 그루브 게이트(Groove gate) MOSFET 또는 브이-그루브 게이트(V-groove gate) MOSFET 중 적어도 하나에서 사용되는 상기 매립형 게이트 구조를 갖는 것을 특징으로 하는 DRAM 소자
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제1항에 있어서,상기 플로팅 게이트 영역은, 금속, 2종 또는 3종 금속 합금, n+ 다결정 실리콘, p+ 다결정 실리콘 또는 실리사이드 중 적어도 하나의 물질로 형성되는 것을 특징으로 하는 DRAM 소자
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제1항에 있어서,상기 DRAM 소자가 수평형 트랜지스터로 구현되는 경우 상기 채널 영역의 좌우 양측에 형성되고, 상기 DRAM 소자가 수직형 트랜지스터로 구현되는 경우 상기 채널 영역의 상하 양단에 형성되는 소스 영역 및 드레인 영역을 더 포함하는 DRAM 소자
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제11항에 있어서,상기 소스 영역 및 상기 드레인 영역은, n형 실리콘, p형 실리콘 또는 금속실리사이드 중 어느 하나로 형성되는 것을 특징으로 하는 DRAM 소자
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제12항에 있어서,상기 소스 영역 및 상기 드레인 영역은, 상기 n형 실리콘 또는 상기 p형 실리콘으로 형성되는 경우, 확산(Diffusion), 고상 확산(Solid-phase diffusion), 에피택셜 성장(Epitaxial growth), 선택적 에피택셜 성장, 이온 주입(Ion implantation) 또는 후속 열처리 중 적어도 하나의 방식에 기초하여 형성되는 것을 특징으로 하는 DRAM 소자
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제12항에 있어서,상기 소스 영역 및 상기 드레인 영역은, 상기 금속실리사이드로 형성되는 경우, 도펀트 편석(Dopant segregation)을 이용하여 접합이 개선되는 것을 특징으로 하는 DRAM 소자
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제11항에 있어서,상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역은, 동일한 물질로 형성되는 것을 특징으로 하는 DRAM 소자
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제15항에 있어서,상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역은, 실리콘(Silicon), 게르마늄(Germanium), 실리콘 게르마늄(Silicon-germanium), 인장 실리콘(Strained silicon), 인장 게르마늄(Strained germanium), 인장 실리콘 게르마늄(Strained silicon-germanium) 및 절연층 매몰 실리콘(Silicon on insulator; SOI) 또는 3-5족 반도체 물질들 중 적어도 하나로 형성되는 것을 특징으로 하는 DRAM 소자
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제1항에 있어서,상기 채널 영역은, 플래너(Planar) 구조, 핀(fin) 구조, 나노시트(Nanosheet) 구조, 나노와이어(Nanowire) 구조를 포함하는 돌출형 채널 구조 또는 매립형 채널 구조 중 어느 하나의 구조를 갖는 것을 특징으로 하는 DRAM 소자
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제17항에 있어서,상기 채널 영역은, 핀펫(FinFET), 트라이 게이트(Tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(Gate-all-around) MOSFET, 벌크 핀펫(Bulk finFET) 또는 벌크 게이트 올어라운드(Bulk gate-all-around) MOSFET 중 어느 하나에서 사용되는 상기 돌출형 채널 구조를 갖는 것을 특징으로 하는 DRAM 소자
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제17항에 있어서,상기 채널 영역은, 버리드 게이트(Buried gate) MOSFET, 리세스드 게이트(Recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(Sphere-shaped recessed gate) MOSFET, 새들 핀펫(Saddle finFET), 그루브 게이트(Groove gate) MOSFET 또는 브이-그루브 게이트(V-groove gate) MOSFET 중 적어도 하나에서 사용되는 상기 매립형 채널 구조를 갖는 것을 특징으로 하는 DRAM 소자
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기판 상에 형성되는 채널 영역; 상기 채널 영역 상에 형성되는 게이트 절연막 영역; 상기 게이트 절연막 영역 상에 형성되는 플로팅 게이트 영역; 상기 플로팅 게이트 영역 상에 형성되는 전이층 영역; 및 상기 전이층 영역 상에 형성되는 컨트롤 게이트 영역을 포함하는 DRAM 소자의 동작 방법에 있어서,기준 전위 이상 값의 전위가 인가됨에 응답하여 상기 플로팅 게이트 영역과의 전위차를 생성하는 단계; 및 상기 전위차에 의한 전이 전류를 발생시켜 메모리 동작을 수행하는 단계를 포함하고, 상기 메모리 동작을 수행하는 단계는, 상기 플로팅 게이트 영역에 저장된 적어도 하나의 전하를 방출시키는 단계; 또는 상기 플로팅 게이트 영역에 상기 적어도 하나의 전하를 반입시키는 단계 중 어느 하나의 단계를 포함하는 것을 특징으로 하는 DRAM 소자의 동작 방법
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기판 상에 형성되는 채널 영역, 상기 채널 영역 상에 형성되는 게이트 절연막 영역 및 상기 게이트 절연막 영역 상에 형성되는 플로팅 게이트 영역을 포함하는 트랜지스터 구조체를 준비하는 단계; 상기 트랜지스터 구조체 중 상기 플로팅 게이트 영역 상에 전이층 영역을 형성하는 단계; 및 상기 전이층 영역 상에 컨트롤 게이트 영역을 형성하는 단계를 포함하는 DRAM 소자의 제조 방법
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기판 상에 형성되는 채널 영역; 상기 채널 영역 상에 형성되는 게이트 절연막 영역; 상기 게이트 절연막 영역 상에 형성되는 플로팅 게이트 영역; 상기 플로팅 게이트 영역 상에 형성되는 전이층 영역; 및 상기 전이층 영역 상에 형성된 채, 기준 전위 이상 값의 전위가 인가됨에 응답하여 상기 플로팅 게이트 영역과의 전위차를 생성하고, 상기 전위차에 의한 전이 전류를 발생시켜 상기 플로팅 게이트 영역에 저장된 적어도 하나의 전하를 방출시키거나 상기 플로팅 게이트 영역에 상기 적어도 하나의 전하를 반입시키는 컨트롤 게이트 영역을 포함하고, 상기 컨트롤 게이트 영역의 면적 또는 상기 전이층 영역의 면적은, 상기 플로팅 게이트 영역의 면적보다 작은 것을 특징으로 하는 DRAM 소자
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