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반도체 기판에 게이트, 소오스 영역 및 드레인 영역을 갖는 트랜지스터를 형성하는 단계;
상기 트랜지스터를 갖는 기판 상에 제1 층간절연막을 형성하는 단계;
상기 제1 층간절연막을 식각하여 상기 드레인 영역을 노출시키는 제1 홀을 형성하는 단계;
상기 제1 홀에 제1 도전성물질을 채워 넣는 단계;
상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;
상기 제2 층간절연막을 식각하여 상기 제1 홀과 연결되는 제2 홀을 형성하는 단계;
상기 제2 홀에 제2 도전성물질을 증착하여 하부전극을 형성하는 단계;
상기 하부전극의 바닥에 금속 촉매층을 형성하는 단계;
상기 금속 촉매층으로 적어도 하나 이상의 탄소나노튜브를 수직 성장시키는 단계;
상기 하부전극 및 탄소나노튜브의 표면에 폴리실리콘으로 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막이 형성된 하부전극 및 탄소나노튜브의 표면에 유전막을 형성하는 단계; 및
상기 유전막 상부에 제3 도전성물질로 상부전극을 형성하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법
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제 1 항에 있어서,
상기 제1, 2 및 3 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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3
제 1 항에 있어서,
상기 폴리실리콘막을 형성한 후, 상기 폴리실리콘막의 표면이 반구형 또는 구형의 엠보싱(embossing) 형태가 되도록 상기 폴리실리콘막을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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4
제 1 항에 있어서,
상기 금속 촉매층을 형성한 후, 상기 금속 촉매층을 식각하여 인접하고 있는 상호간 소정간격 이격된 복수개의 금속 촉매층으로 패터닝되는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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5
제 4 항에 있어서,
상기 탄소나노튜브를 성장시킨 후, 상기 탄소나노튜브 상부에 잔존하는 금속 촉매층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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6
제 1 항에 있어서,
상기 금속 촉매층은 Fe, Ni, Co, CoSi2 및 NiSi로 이루어지는 그룹에서 선택되는 어느 하나 또는 2이상의 조합인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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7
제 1 항 있어서,
상기 탄소나노튜브는 열화학 기상증착법에 의해 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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8
제 7 항에 있어서,
상기 탄소나노튜브는 500℃ 내지 950℃의 온도 분위기에서 합성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 재조방법
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9
제 8 항에 있어서,
상기 탄소나노튜브는 C2H2, CH4, C2H4, CO 또는 NH3 등을 반응가스로 이용하는 것을 특징 하는 반도체 메모리 소자의 캐패시터 제조방법
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10
제 1 항에 있어서,
상기 탄소나노튜브는 플라즈마 화학기상증착법에 의해 형성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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11
제 10 항에 있어서,
상기 탄소나노튜브는 700℃ 내지 950℃의 온도 분위기에서 합성되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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12
제 11 항에 있어서,
상기 탄소나노튜브는 C2H2, CH4, C2H4, CO 또는 NH3 등을 반응가스로 이용하는 것을 특징 하는 반도체 메모리 소자의 캐패시터 제조방법
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13
제 9 항 또는 제 12 항에 있어서,
상기 반응가스는 불활성 가스를 캐리어(carrier) 가스로 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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14
제 1 항에 있어서,
상기 금속 촉매층은 이온 금속 플라즈마(Ion Metal Plasma) 법에 의하여 증착되는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법
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15
반도체 기판에 형성된 게이트, 소오스 영역 및 드레인 영역을 갖는 트랜지스터;
상기 트랜지스터를 갖는 기판 상에 형성된 제1 층간절연막;
상기 제1 층간절연막에 형성되고 상기 드레인 영역과 연결되며, 제1 도전성물질로 매립된 제1 홀;
상기 제1 층간절연막 상에 형성된 제2 층간절연막;
상기 제2 층간절연막에 형성되고 상기 제1 홀과 연결된 제2 홀;
상기 제2 홀의 바닥 및 벽면에 제2 도전성물질로 형성된 하부전극;
상기 제2 홀의 바닥에서부터 수직으로 성장된 적어도 하나 이상의 탄소나노튜브;
상기 하부전극 및 탄소나노튜브의 표면에 형성된 폴리실리콘막;
상기 폴리실리콘막이 형성된 하부전극 및 탄소나노튜브의 표면에 형성된 유전막; 및
상기 유전막 상부에 제3 도전성물질로 형성된 상부전극을 포함하는 반도체 메모리 소자의 캐패시터
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16
제 15항에 있어서,
상기 제1, 2 및 3 도전성물질은 P형 불순물 또는 N형 불순물로 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터
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17
제 15항에 있어서,
상기 폴리실리콘막의 표면은 반구형 또는 구형의 엠보싱(embossing) 형태인 것을 특징으로 하는 반도체 메모리 소자의 캐패시터
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18
제 15항에 있어서,
상기 탄소나노튜브는 인접하고 있는 상호간 소정간격 이격되어 있는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터
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