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반도체 메모리 소자 및 그 제조방법

  • 기술번호 : KST2015112898
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 메모리 소자 등에 관한 것이다. 보다 구체적으로, 본 발명은 커패시터 없는 디램 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체 메모리 소자는 기판상에 형성된 제1 절연층, 제1 절연층상의 양측부에 서로 이격되어 형성된 제2 절연층, 제2 절연층 사이의 제1 절연층 상에 형성되고, 일부 영역이 제2 절연층으로부터 돌출된 돌출패턴이 형성된 부유바디셀, 돌출패턴을 둘러싸도록 형성된 게이트 구조체 및 돌출패턴의 양측부에 형성된 소오스 및 드레인을 포함한다. 본 발명에 따른 반도체 메모리 소자는 홀의 축적을 위해 인가되는 별도의 전압 없이 커패시터 없는 디램 소자로써 구동될 수 있다. 또한, 반도체 메모리 소자의 집적도가 향상될 수 있다. 커패시터 없는 디램(Capacitor-less DRAM), 에스오아이(Silicon On Insulator: SOI) 기판, 핀 전계효과트랜지스터, 완전 공핍 에이오아이 핀 전계효과 트랜지스터(FD-FinFET on SOI)
Int. CL H01L 27/108 (2006.01)
CPC H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01) H01L 29/7841(2013.01)
출원번호/일자 1020070139603 (2007.12.28)
출원인 한국과학기술원
등록번호/일자 10-0943646-0000 (2010.02.16)
공개번호/일자 10-2009-0071725 (2009.07.02) 문서열기
공고번호/일자 (20100225) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.12.28)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최양규 대한민국 대전 유성구
2 최성진 대한민국 대전 유성구
3 한진우 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.12.28 수리 (Accepted) 1-1-2007-0941739-26
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.12.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2009.01.14 수리 (Accepted) 9-1-2009-0002745-10
4 의견제출통지서
Notification of reason for refusal		 2009.09.26 발송처리완료 (Completion of Transmission) 9-5-2009-0399135-61
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.10.06 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0610050-83
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.10.06 수리 (Accepted) 1-1-2009-0610052-74
7 등록결정서
Decision to grant		 2010.02.11 발송처리완료 (Completion of Transmission) 9-5-2010-0060771-42
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판상에 형성된 제1 절연층; 상기 제1 절연층상의 양측부에 서로 이격되어 형성된 제2 절연층; 상기 제2 절연층 사이의 상기 제1 절연층 상에 형성되고, 일부 영역이 상기 제2 절연층으로부터 돌출된 돌출패턴이 형성된 부유바디셀; 상기 돌출패턴을 둘러싸도록 형성된 게이트 구조체; 및 상기 돌출패턴의 양측부에 형성된 소오스 및 드레인을 포함하는, 반도체 메모리 소자
2 2
제1항에 있어서, 상기 돌출패턴 하부의 부유바디셀 영역은 상기 반도체 메모리 소자의 구동 시 상기 돌출패턴의 영역보다 전위가 낮게 형성되는, 반도체 메모리 소자
3 3
제1항에 있어서, 상기 기판은 에스오아이(Silicon On Insulator: SOI) 기판인, 반도체 메모리 소자
4 4
제1항에 있어서, 상기 제2 절연층은 고농도 플라즈마(High Density Plasma: HDP)를 이용하여 형성된, 반도체 메모리 소자
5 5
제1항에 있어서, 상기 부유바디셀의 단면의 폭은 상기 제1 절연층에 근접할수록 증가되는, 반도체 메모리 소자
6 6
(a) 기판 내에 형성된 제1 절연층상에 부유바디셀을 형성하는 단계; (b) 상기 부유바디셀보다 얇은 두께를 갖는 제2 절연층을 상기 부유바디셀의 양측부에 형성하는 단계; (c) 상기 부유바디셀의 상부를 둘러싸도록 게이트 구조체를 형성하는 단계; 및 (d) 상기 부유바디셀의 상부 양측부에 소오스 및 드레인을 형성하는 단계를 포함하는, 반도체 메모리 소자의 제조방법
7 7
제6항에 있어서, 상기 기판은 에스오아이(Silicon On Insulator: SOI)기판인, 반도체 메모리 소자의 제조방법
8 8
제7항에 있어서, 상기 부유바디셀은 상기 제1 절연층이 노출되도록 상기 기판의 양측부를 제거하여 형성되는, 반도체 메모리 소자의 제조방법
9 9
제6항에 있어서, 상기 (b) 단계는, 상기 부유바디셀이 형성된 상기 기판상에 제2 절연층을 증착하는 단계; 및 상기 부유바디셀의 상부가 노출되도록 상기 제2 절연층의 일부를 제거하는 단계; 를 포함하는, 반도체 메모리 소자의 제조방법
10 10
제9항에 있어서, 상기 제2 절연층은 고농도 플라즈마(High Density Plasma: HDP)를 이용하여 형성되는, 반도체 메모리 소자의 제조방법
11 11
제9항에 있어서, 상기 제2 절연층은 화학적기계연마(Chemical Mechanical Polishing: CMP)공정 및 습식식각공정을 이용하여 제거되는, 반도체 메모리 소자의 제조방법
12 12
제9항에 있어서, 상기 (c) 단계는, 상기 노출된 부유바디셀의 상부 표면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막이 형성된 상기 부유바디셀의 상부를 둘러싸도록 게이트 구조체를 형성하는 단계; 및 상기 부유바디셀의 상부 양측부가 노출되도록 상기 게이트 구조체를 패터닝하는 단계; 를 포함하는, 반도체 메모리 소자의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.