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기판에 형성되는 소스 영역 및 드레인 영역; 상기 기판에서 상기 소스 영역 및 상기 드레인 영역을 연결하도록 형성되는 채널 영역; 상기 채널 영역 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터에 있어서, 상기 전계 효과 트랜지스터는, 상기 기판에 반전된 전압이 인가됨에 응답하여, 상기 기판에 가상의 전기적 부유 상태를 형성하고 전하를 저장함으로써 메모리 특성을 구현하는 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서,상기 전계 효과 트랜지스터는, 상기 기판에 상기 반전된 전압이 인가됨에 응답하여 상기 기판 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 상기 기판 외부로의 상기 전하의 방출을 방지하는 것을 기초로 상기 기판에 상기 가상의 전기적 부유 상태를 형성하는 것을 특징으로 하는 전계 효과 트랜지스터
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제2항에 있어서,상기 전계 효과 트랜지스터는, 상기 기판에 상기 가상의 전기적 부유 상태를 형성하여 전하를 저장함으로써 '1'의 이진 데이터를 구현하고, 상기 기판에 상기 반전된 전압이 인가되지 않음에 응답하여 상기 저장된 전하를 방출시켜 '0'의 이진 데이터를 구현하는 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서,상기 기판에 인가되는 상기 반전된 전압의 부호는, 상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조 또는 상기 전계 효과 트랜지스터의 타입 중 적어도 하나에 기초하여 결정되는 것을 특징으로 하는 전계 효과 트랜지스터
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제4항에 있어서,상기 기판에 인가되는 상기 반전된 전압의 부호는, 상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조가 N형-P형-N형의 접합 구조로 상기 전계 효과 트랜지스터가 N형인 경우, 양의 부호인 것을 특징으로 하는 전계 효과 트랜지스터
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제4항에 있어서,상기 기판에 인가되는 상기 반전된 전압의 부호는, 상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조가 P형-N형-P형의 접합 구조로 상기 전계 효과 트랜지스터가 P형인 경우, 음의 부호인 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서,상기 전계 효과 트랜지스터는, 평면형 트랜지스터 구조, 3차원 입체형 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조, 적층형 트랜지스터 구조 또는 링게이트(Ring-gate) 트랜지스터 구조 중 적어도 하나의 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터
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제7항에 있어서,상기 3차원 입체형 트랜지스터 구조는, 핀(Fin) 트랜지스터 구조, 게이트 올 어라운드(Gate-All-Around) 트랜지스터 구조, 더블 게이트(Double-gate) 트랜지스터 구조, 트리 게이트(Tri-gate) 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조 또는 오메가 게이트(Omega-gate) 트랜지스터 구조 중 적어도 하나를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서,상기 게이트 절연막은, 산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 지르코늄 옥사이드(Hafnium zirconium oxide), 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막 또는 하프늄 실리콘 산화(Hafnium silicon oxide)막 중 적어도 하나로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서,상기 게이트 절연막에는, 불소, 중수소, 수소 또는 질소 중 적어도 하나가 화학적으로 첨가되는 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서,상기 게이트 구조체는, 폴리실리콘(Poly-crystalline Silicon), 고농도의 N형으로 도핑된 폴리실리콘, 고농도의 P형으로 도핑된 폴리실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 또는 타이타늄(Ti) 중 적어도 하나로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서,상기 전계 효과 트랜지스터는, 상기 기판 및 상기 소스 영역 사이와, 상기 기판 및 상기 드레인 영역 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터
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13
제1항에 있어서,상기 기판, 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 구조체는, 금속 실리사이드 물질로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터
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제13항에 있어서,상기 금속 실리사이드 물질은, NiSi, CoSi2, MoSi2, TaSi2, TiSi2, ErSi2-x, PtSi 및 WSi2 중 적어도 하나를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터
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15
제1항에 있어서, 상기 드레인 영역, 상기 기판 및 상기 소스 영역은, N형-P형-N형의 접합 구조 또는 P형-N형-P형의 접합 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터
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제1항에 있어서, 상기 기판은, 싱글 기판(Single well), 더블 기판(Double well), 트리플 기판(Triple well) 또는 deep N-well 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터
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기판에 형성되는 소스 영역 및 드레인 영역; 상기 기판에서 상기 소스 영역 및 상기 드레인 영역을 연결하도록 형성되는 채널 영역; 상기 채널 영역 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터의 동작 방법에 있어서, 상기 기판에 반전된 전압을 인가하는 단계; 및 상기 기판에 상기 반전된 전압이 인가됨에 응답하여, 상기 기판에 가상의 전기적 부유 상태를 형성하고 전하를 저장함으로써 '1'의 이진 데이터를 구현하는 단계를 포함하는 전계 효과 트랜지스터의 동작 방법
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제17항에 있어서,상기 구현하는 단계는, 상기 기판에 상기 반전된 전압이 인가됨에 응답하여 상기 기판 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 상기 기판 외부로의 상기 전하의 방출을 방지하는 것을 기초로 상기 기판에 상기 가상의 전기적 부유 상태를 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 동작 방법
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제17항에 있어서,상기 기판에 상기 반전된 전압이 인가되지 않음에 응답하여 상기 저장된 전하를 방출시켜 '0'의 이진 데이터를 구현하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 동작 방법
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기판을 준비하는 단계; 상기 기판에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 구조체를 형성하는 단계; 및 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하고, 상기 준비하는 단계는, 반전된 전압이 인가됨에 응답하여 가상의 전기적 부유 상태를 형성하여 전하가 저장될 수 있는 상기 기판을 준비하는 단계인 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법
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