| 1 |
1
기판;상기 기판 내에 형성되는 소스 및 드레인;상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널;상기 채널의 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트; 및상기 기판의 하부에 형성되며, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성으로 전하를 차단하는 전하 차단 영역을 포함하는 전계 효과 트랜지스터
|
| 2 |
2
제1항에 있어서,상기 전하 차단 영역은전하의 움직임을 억제하여 전기적 방식의 부유 바디(floating body)를 유도하는 것을 특징으로 하는, 전계 효과 트랜지스터
|
| 3 |
3
제1항에 있어서,상기 전계 효과 트랜지스터는평면형 트랜지스터, 적층형 트랜지스터, 링게이트(Ring-gate) 트랜지스터, 스플릿 게이트(Split-gate) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 또는 매몰형 게이트(buried-gate, recessed gate 또는 grooved gate) 트랜지스터 중 적어도 하나의 구조로 형성되는, 전계 효과 트랜지스터
|
| 4 |
4
제1항에 있어서,상기 전계 효과 트랜지스터는상기 기판과 상기 소스 사이, 및 상기 기판과 상기 드레인 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)인 것을 특징으로 하는, 전계 효과 트랜지스터
|
| 5 |
5
제1항에 있어서,상기 게이트 절연막은산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 지르코늄 옥사이드 (hafnium zirconium oxide), 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나로 형성되는, 전계 효과 트랜지스터
|
| 6 |
6
제5항에 있어서,상기 게이트 절연막은불소, 중수소, 수소, 및 질소 중 적어도 어느 하나로 형성되는, 전계 효과 트랜지스터
|
| 7 |
7
제1항에 있어서,상기 게이트는다결정실리콘(poly-crystalline silicon), 고농도의 N 타입으로 도핑된 다결정실리콘, 고농도의 P 타입으로 도핑된 다결정실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나로 형성되는, 전계 효과 트랜지스터
|
| 8 |
8
제1항에 있어서,상기 기판, 상기 소스 및 상기 드레인은 NiSi, CoSi2, MoSi2, TaSi2, TiSi2, ErSi2-x, PtSi 및 WSi2 중 적어도 하나의 금속 실리사이드 물질을 포함하는, 전계 효과 트랜지스터
|
| 9 |
9
제1항에 있어서,상기 기판, 상기 소스 및 상기 드레인은N-P-N 접합 구조 또는 P-N-P 접합 구조를 나타내는, 전계 효과 트랜지스터
|
| 10 |
10
제1항에 있어서,상기 기판은싱글 웰(single well), 더블 웰(double well), 트리플 웰(triple well) 또는 deep N-well 구조로 형성되는, 전계 효과 트랜지스터
|
| 11 |
11
전계 효과 트랜지스터 내 전하 차단 영역으로 인해 전기적 방식의 부유 바디(floating body)를 유도하여 이진 메모리 상태를 구현하는 메모리 소자에 있어서,상기 전계 효과 트랜지스터는기판;상기 기판 내에 형성되는 소스 및 드레인;상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널;상기 채널의 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트; 및상기 기판의 하부에 형성되며, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성으로 전하를 차단하는 상기 전하 차단 영역을 포함하는 것을 특징으로 하는, 메모리 소자
|
| 12 |
12
제11항에 있어서,상기 메모리 소자는상기 전계 효과 트랜지스터 내 상기 소스에 인가되는 전압에 의한 수평 전계의 세기 조절로 인해, 동작 전압, 동작 전류, 그리고 누설 전류를 조절하는, 메모리 소자
|
| 13 |
13
제11항에 있어서,상기 메모리 소자는상기 전계 효과 트랜지스터 내 상기 기판 또는 상기 전하 차단 영역에 전압을 인가하여 메모리 상태를 구현하는, 메모리 소자
|
| 14 |
14
제11항에 있어서,상기 메모리 소자는단일 트랜지스터 래치-업 현상, 충돌 이온화, GIDL 전류에 의해 발생하는 부유 전자 또는 부유 정공을 상기 기판 내에 저장되는 전하로 사용하는, 메모리 소자
|
| 15 |
15
제14항에 있어서,상기 메모리 소자는단일 트랜지스터 래치-업, 에너지 밴드 간 터널링, 핫 캐리어 주입 방식을 이용하여 전자-정공 쌍을 발생시켜, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성을 가지는 상기 전하 차단 영역을 통해 전하의 움직임을 억제하여 ‘0’과 ‘1’의 이진 메모리 상태를 구현하는 것을 특징으로 하는, 메모리 소자
|
