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반도체 소자의 시뮬레이션 방법

  • 기술번호 : KST2022005333
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 밀도 함수 이론 또는 강 결합 방법을 이용하여 반도체 소자의 해밀토니언 및 중첩 매트릭스를 추출하는 것, 유효 에너지 영역에 내에서 상기 해밀토니언, 상기 중첩 매트릭스 및 에너지-파수 관계식에 기초하여 해당 에너지 각각에 대한 블로흐 스테이트들을 각각 산출하는 것, 상기 블로흐 스테이트들을 표현하는 매트릭스를 직교화한 변환 매트릭스에 상기 해밀토니언 및 상기 중첩 매트릭스를 적용하여 매트릭스 사이즈가 줄어든 제1 축소 해밀토니언 및 제1 축소 중첩 매트릭스를 얻는 것; 및 상기 해밀토니언 및 상기 중첩 매트릭스에 기초하여 산출된 제1 에너지 밴드 구조와 상기 제1 축소 해밀토니언 및 상기 제1 축소 중첩 매트릭스에 기초하여 산출된 제2 에너지 밴드 구조를 비교하여 상기 유효 에너지 영역 내의 상기 제2 에너지 밴드 구조에서 상기 제1 에너지 밴드 구조와 대응하지 않는 에너지 밴드인 비물리적 가지들이 모두 제거된 최종 변환 매트릭스 및 최종 에너지 밴드 구조를 산출하는 것을 포함하되, 상기 반도체 소자는 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하고, 상기 채널 영역은 서로 다른 물질을 포함하거나 서로 다른 구조를 갖는 복수의 단위 셀들을 포함하는 반도체 소자의 시뮬레이션 방법을 제공한다.
Int. CL G06F 30/367 (2020.01.01) G06F 119/06 (2020.01.01)
CPC G06F 30/367(2013.01) G06F 2119/06(2013.01)
출원번호/일자 1020200146948 (2020.11.05)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2022-0060856 (2022.05.12) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 15

출원인

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1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 신민철 대전 유성구
2 전성혁 대전 유성구

대리인

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1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2020.11.05 수리 (Accepted) 1-1-2020-1183561-90
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번호 청구항
1 1
밀도 함수 이론(density functional theory; DFT) 또는 강 결합 방법(tight-binding(TB) method; TB 방법)을 이용하여 반도체 소자의 해밀토니언(Hamiltonian) 및 중첩 매트릭스를 추출하는 것;유효 에너지 영역에 내에서 상기 해밀토니언, 상기 중첩 매트릭스 및 에너지-파수 관계식에 기초하여 해당 에너지 각각에 대한 블로흐 스테이트들(Bloch states)을 각각 산출하는 것;상기 블로흐 스테이트들을 표현하는 매트릭스를 직교화(orthonormalization)한 변환 매트릭스에 상기 해밀토니언 및 상기 중첩 매트릭스를 적용하여 매트릭스 사이즈가 줄어든 제1 축소 해밀토니언 및 제1 축소 중첩 매트릭스를 얻는 것; 및상기 해밀토니언 및 상기 중첩 매트릭스에 기초하여 산출된 제1 에너지 밴드 구조와 상기 제1 축소 해밀토니언 및 상기 제1 축소 중첩 매트릭스에 기초하여 산출된 제2 에너지 밴드 구조를 비교하여 상기 유효 에너지 영역 내의 상기 제2 에너지 밴드 구조에서 상기 제1 에너지 밴드 구조와 대응하지 않는 에너지 밴드인 비물리적 가지들(unphysical branches, UPB)이 모두 제거된 최종 변환 매트릭스 및 최종 에너지 밴드 구조를 산출하는 것을 포함하되,상기 반도체 소자는 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하고,상기 채널 영역은 서로 다른 물질을 포함하거나 서로 다른 구조를 갖는 복수의 단위 셀들(unit cells)을 포함하는 반도체 소자의 시뮬레이션 방법
2 2
제 1 항에 있어서,상기 단위 셀들은 상기 채널 영역의 중심을 기준으로 대칭적인 구조를 갖는 반도체 소자의 시뮬레이션 방법
3 3
제 1 항에 있어서,상기 단위 셀들은 상기 채널 영역의 중심을 기준으로 비대칭적인 구조를 갖는 반도체 소자의 시뮬레이션 방법
4 4
제 1 항에 있어서,상기 비물리적 가지들을 제거하는 것은:상기 단위 셀들을 포함하는 주기적 슈퍼 셀 구조의 상기 유효 에너지 영역 내에서 상기 비물리적 가지들이 있는지 검사하는 것; 및상기 비물리적 가지들이 있을 경우 상기 단위 셀들을 순차적으로 바꾸어가면서 밴드 계산을 반복하는 것을 통해 수행되는 반도체 소자의 시뮬레이션 방법
5 5
제 1 항에 있어서,상기 최종 변환 매트릭스 및 상기 최종 에너지 밴드 구조를 산출하는 것은:상기 제2 에너지 밴드 구조에 포함되는 고유값의 개수인 제2 고유값 수를 산출하는 것;상기 제1 에너지 밴드 구조에 포함되는 고유값의 개수인 제1 고유값 수와 상기 제2 고유값 수를 비교하는 것;상기 제2 고유값 수가 상기 제1 고유값 수보다 큰 경우, 상기 비물리적 가지들을 상기 유효 에너지 영역으로부터 제거하는 추가 기저를 생성하여 상기 변환 매트릭스에 추가하는 것; 및상기 제2 고유값 수가 상기 제1 고유값 수에 수렴하는 경우, 상기 추가 기저가 추가된 상기 변환 매트릭스를 상기 최종 변환 매트릭스로 결정하는 것을 포함하는 반도체 소자의 시뮬레이션 방법
6 6
제 5 항에 있어서, 상기 추가 기저를 상기 변환 매트릭스에 추가하는 것은:상기 추가 기저가 추가된 중간 변환 매트릭스에 의한 에너지 밴드에서의 상기 제2 고유값 수를 재산출하는 것; 및재산출된 상기 제2 고유값 수가 상기 제1 고유값 수보다 큰 경우, 상기 비물리적 가지들을 상기 유효 에너지 영역으로부터 제거하는 새로운 추가 기저를 생성하여 상기 변환 매트릭스에 더 추가하는 것을 포함하는 반도체 소자의 시뮬레이션 방법
7 7
제 5 항에 있어서, 상기 추가 기저를 상기 변환 매트릭스에 추가하는 것은 상기 제2 고유값 수가 상기 제1 고유값 수에 수렴할 때까지 상기 제2 고유값을 재산출하고, 상기 추가 기저를 생성하여 상기 변환 매트릭스에 추가하는 것을 반복하는 것을 통해 수행되는 반도체 소자의 시뮬레이션 방법
8 8
제 7 항에 있어서, 상기 추가 기저는 i번째(단, i는 자연수) 추가 기저가 적용된 i번째 변환 매트릭스에 의한 상기 제2 고유값 수와 (i-1)번째 추가 기저가 적용된 (i-1)번째 변환 매트릭스에 의한 상기 제2 고유값 수의 차이의 절대값이 최대가 되도록 하는 최소화 기법(minimization function)을 통해 산출된 가변 벡터에 기초하여 생성되는 반도체 소자의 시뮬레이션 방법
9 9
제 1 항에 있어서, 상기 제1 축소 해밀토니언 및 상기 제1 축소 중첩 매트릭스를 얻는 것은:상기 블로흐 스테이트들을 표현하는 상기 매트릭스를 직교화한 정규 직교 기저를 생성하는 것;상기 정규 직교 기저에서 설정된 기준값 이하의 값을 갖는 스테이트들을 제거한 상기 변환 매트릭스를 출력하는 것; 및상기 변환 매트릭스에 상기 해밀토니언 및 상기 중첩 매트릭스를 적용하여 상기 제1 축소 해밀토니언 및 상기 제1 축소 중첩 매트릭스를 출력하는 것을 포함하는 반도체 소자의 시뮬레이션 방법
10 10
제 1 항에 있어서, 상기 유효 에너지 영역은 반도체 소자의 타입에 따라 전도대 에지(conduction band edge) 및 가전자대 에지(valence band edge) 중 적어도 하나에 기초하여 설정되는 반도체 소자의 시뮬레이션 방법
11 11
제 1 항에 있어서, 상기 블로흐 스테이트들은 각각 상기 해밀토니언과 상기 중첩 매트릭스로부터 슈뢰딩거 방정식에 대한 고유값 풀이 방식을 이용하여 산출되는 반도체 소자의 시뮬레이션 방법
12 12
제 1 항에 있어서,상기 제1 축소 해밀토니언 및 상기 제1 축소 중첩 매트릭스에 미리 정해진 외부의 포텐셜 성분인 초기 포텐셜이 추가된 제2 축소 해밀토니언 및 제1 축소 중첩 매트릭스에 기초하여 상기 반도체 소자의 전류 특성을 산출하는 것을 더 포함하는 반도체 소자의 시뮬레이션 방법
13 13
제 12 항에 있어서, 상기 반도체 소자의 전류 특성을 산출하는 것은:상기 제1 축소 해밀토니언, 상기 제1 축소 중첩 매트릭스 및 상기 초기 포텐셜에 기초하여 상기 제2 축소 해밀토니언을 얻는 것;상기 제2 축소 해밀토니언 및 상기 제1 축소 중첩 매트릭스를 비평형 그린 함수(Non-equilibrium Green's function; NEGF)에 적용하여 전자 밀도를 산출하는 것;상기 전자 밀도를 프아송 방정식(Poisson's equation)에 적용하여 상기 초기 포텐셜을 업데이트하는 것;상기 제2 축소 해밀토니언의 상기 초기 포텐셜과 상기 업데이트된 포텐셜의 포텐셜 차이를 산출하는 것;상기 포텐셜 차이가 미리 정해진 임계값 이하인 경우, 상기 업데이트된 포텐셜을 이용하여 전류 밀도 및 전류를 산출하는 것; 및상기 포텐셜 차이가 상기 임계값을 초과하는 경우, 상기 업데이트된 포텐셜로 상기 제2 축소 해밀토니언을 업데이트하는 것을 포함하는 반도체 소자의 시뮬레이션 방법
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제 13 항에 있어서, 상기 포텐셜 차이가 상기 임계값 이하로 수렴할 때까지 상기 프아송 방정식과 비평형 그린 함수의 풀이를 셀프-컨시스턴트(self-consistent) 방식으로 반복하여 상기 포텐셜 및 상기 제2 축소 해밀토니언을 업데이트하는 반도체 소자의 시뮬레이션 방법
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제 1 항에 있어서,상기 반도체 소자는 벌크(bulk), UTB(ultra-thin body), 핀(Fin), 나노 와이어(nanowire), Gate-all-around(GAA) 구조 등을 갖는 전계 효과 트랜지스터(field effect transistor, FET)인 반도체 소자의 시뮬레이션 방법
지정국 정보가 없습니다
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1 US11227088 US 미국 FAMILY

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DOCDB 패밀리 정보가 없습니다
국가 R&D 정보가 없습니다.