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자가파괴 기능 및 물리적 복제 방지 기능을 갖는 분리된 이중 게이트 트랜지스터

  • 기술번호 : KST2022008773
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 자가파괴 기능 및 물리적 복제 방지 기능을 갖는 분리된 이중 게이트 트랜지스터가 개시된다. 일 실시예에 따르면, 분리된 이중 게이트 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하고, 상기 분리된 이중 게이트 트랜지스터는, 상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 한다.
Int. CL H01L 29/786 (2006.01.01) H01L 29/06 (2006.01.01) H01L 23/00 (2006.01.01) G06F 21/71 (2013.01.01)
CPC H01L 29/78648(2013.01) H01L 29/0673(2013.01) H01L 23/576(2013.01) G06F 21/71(2013.01)
출원번호/일자 1020200177214 (2020.12.17)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2022-0086953 (2022.06.24) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2020.12.17)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최양규 대전광역시 유성구
2 유지만 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 양성보 대한민국 서울특별시 강남구 선릉로***길 ** (논현동) 삼성빌딩 *층(피앤티특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2020.12.17 수리 (Accepted) 1-1-2020-1373050-27
2 선행기술조사의뢰서
Request for Prior Art Search		 2021.08.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2021.10.15 발송처리완료 (Completion of Transmission) 9-6-2021-0200065-25
4 의견제출통지서
Notification of reason for refusal		 2021.12.27 발송처리완료 (Completion of Transmission) 9-5-2021-1013717-10
5 [지정기간연장]기간 연장신청서·기간 단축신청서·기간 경과 구제신청서·절차 계속신청서
 2022.02.28 수리 (Accepted) 1-1-2022-0222960-09
6 [거절이유 등 통지에 따른 의견]의견서·답변서·소명서
 2022.03.28 수리 (Accepted) 1-1-2022-0330598-28
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2022.03.28 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2022-0330599-74
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번호 청구항
1 1
분리된 이중 게이트 트랜지스터에 있어서, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하고, 상기 분리된 이중 게이트 트랜지스터는, 상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
2 2
제1항에 있어서, 상기 분리된 이중 게이트 트랜지스터는, 상기 나노선 채널로의 전압 인가로 발생하는 줄 열(Joule heat)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
3 3
제1항에 있어서, 상기 분리된 이중 게이트 트랜지스터는, 상기 게이트 절연막으로의 전압 인가로 발생하는 게이트 절연막 파괴(Gate dielectric breakdown)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
4 4
제1항에 있어서, 상기 분리된 이중 게이트 트랜지스터는, 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가로 발생하는 접합부 파괴(Junction breakdown)에 기반하는 자가파괴 기능을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
5 5
제1항에 있어서, 상기 분리된 이중 게이트 트랜지스터는, 상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 전압이 인가될 때 나타나는 전기적 특성의 크기에 따라 구분되는 첫 번째 자리 비트와, 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 전압이 인가될 때 나타나는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 사이에서의 전기적 특성의 차이에 따라 구분되는 두 번째 자리 비트가 조합되어 멀티 레벨 셀 특성이 확보된, 물리적 복제 방지 기능(PUF; Physically Unclonable Function)을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
6 6
제5항에 있어서, 상기 분리된 이중 게이트 트랜지스터는, 상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 인가되는 전압 또는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 인가되는 전압 중 적어도 하나의 전압이 조절됨에 따라, 2비트 이상의 멀티 레벨 셀 특성을 확보하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
7 7
제1항에 있어서, 상기 분리된 이중 게이트 트랜지스터는, 외부 보안 공격을 감지하는 감지 회로와 연결되어, 상기 감지 회로의 제어에 따라 상기 자가파괴 기능을 활성화 또는 비활성화 하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
8 8
제7항에 있어서, 상기 감지 회로는, 부채널 공격(Side channel attack), 전자기 복사 분석(Electromagnetic radiation analysis) 또는 물리적 복제 공격(Physical cloning attack) 중 적어도 하나를 포함하는 상기 외부 보안 공격을 감지되는 경우, 상기 자가파괴 기능을 활성화하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
9 9
제1항에 있어서, 상기 분리된 이중 게이트 트랜지스터는, 매립된 산화물(Buried oxide), 매립된 n-웰(Buried n-well), 매립된 p-웰(Buried p-well), 매립된 SiC(Buried SiC) 또는 매립된 SiGe(Buried SiGe) 중 적어도 어느 하나로 형성되는 매립 절연막을 더 포함하는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
10 10
제1항에 있어서, 상기 반도체 기판은, 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 또는 실리콘 카바이드 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
11 11
제1항에 있어서, 상기 반도체 기판은, 백 게이트(Back gate)로 동작 가능한 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
12 12
제1항에 있어서, 상기 나노선 채널은, 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄, 절연층 매몰 실리콘, 실리콘 카바이드 또는 3-5족 화합물 반도체 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
13 13
제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역은, 상기 나노선 채널을 형성하는 반도체 물질에 불순물 이온이 주입된 형태로 형성되거나, Al, W, Ti, Co, Ni, Er 또는 Pt 중 적어도 어느 하나를 포함하는 실리사이드 합금으로 형성되거나, Au, Al, Ag, Mg, Ca, Yb, Cs-ITO, Ti, Cr 또는 Ni 중 적어도 어느 하나를 포함하는 금속으로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
14 14
제13항에 있어서, p형 실리콘 또는 n형 실리콘으로 형성되는 상기 소스 영역 및 상기 드레인 영역은, 확산(Diffusion), 고상 확산(Solid-phase diffusion), 에피택셜 성장(Epitaxial growth), 선택적 에피택셜 성장(Epitaxial growth), 이온 주입(Ion implantation) 또는 후속 열처리 중 적어도 어느 하나 이상의 방식으로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
15 15
제1항에 있어서, 상기 제1 게이트 영역 및 상기 제2 게이트 영역은, n형 폴리 실리콘, p형 폴리 실리콘, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 은(Ag), 질화티타늄(TiN) 또는 질화탄탈륨(TaN) 중 적어도 어느 하나로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
16 16
제1항에 있어서, 상기 게이트 절연막은, 산화막(Silicon oxide), 질화막(Silicon nitride), 산화질화막(Silicon oxynitride), 산화 알루미늄(Aluminum oxide), 산화 하프늄(Hafnium oxide), 산화질화 하프늄(Hafnium Oxynitride), 산화 아연(Zinc oxide), 산화 지르코늄(Zirconium oxide), 고분자 절연막(Polymer dielectric) 또는 산화하프늄지르코늄(HZO) 중 적어도 어느 하나로 형성되거나, 공기로 차 있는 상태(Air ambient)로 형성되는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
17 17
분리된 이중 게이트 트랜지스터에 있어서, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하고, 상기 제1 게이트 영역 및 상기 제2 게이트 영역에 동시에 전압이 인가될 때 나타나는 전기적 특성의 크기에 따라 구분되는 첫 번째 자리 비트와, 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각에 따로 전압이 인가될 때 나타나는 상기 제1 게이트 영역 및 상기 제2 게이트 영역 사이에서의 전기적 특성의 차이에 따라 구분되는 두 번째 자리 비트가 조합되어 멀티 레벨 셀 특성이 확보된, 물리적 복제 방지 기능(PUF; Physically Unclonable Function)을 갖는 것을 특징으로 하는 분리된 이중 게이트 트랜지스터
18 18
자가파괴 기능을 갖는 분리된 이중 게이트 트랜지스터 기반의 시스템에 있어서, 상기 분리된 이중 게이트 트랜지스터; 및 상기 분리된 이중 게이트 트랜지스터와 연결된 채 상기 분리된 이중 게이트 트랜지스터에 대한 외부 보안 공격을 감지하고, 상기 감지 결과에 따라 상기 분리된 이중 게이트 트랜지스터를 제어하는 감지 회로를 포함하고, 상기 분리된 이중 게이트 트랜지스터는, 반도체 기판; 상기 반도체 기판 상에 형성되는 나노선 채널; 상기 나노선 채널의 양단에 형성되는 소스 영역 및 드레인 영역; 상기 나노선 채널의 양측에 상기 소스 영역 및 상기 드레인 영역과 접촉하지 않도록 형성되는 제1 게이트 영역 및 제2 게이트 영역; 및 상기 제1 게이트 영역 및 상기 제2 게이트 영역 각각과 상기 나노선 채널 사이에 형성되는 게이트 절연막을 포함하며, 상기 나노선 채널로의 전압 인가, 상기 게이트 절연막으로의 전압 인가 또는 상기 소스 영역 및 상기 드레인 영역과 상기 반도체 기판 사이에서의 전압 인가를 통해 자가파괴 기능을 갖는 것을 특징으로 하고, 상기 감지 회로는, 상기 감지 결과에 따라 상기 분리된 이중 게이트 트랜지스터의 상기 자가파괴 기능을 활성화 또는 비활성화 하는 것을 특징으로 하는 시스템
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1 과학기술정보통신부 한국과학기술원 중견연구자지원사업 CMOS 기술을 이용한 융 복합 하드웨어 기반 나노 보안기술