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제 1 도전형의 제 1 도펀트가 도핑된 제 1 단결정 실리콘을 포함하는 컬렉터; 상기 컬렉터 상에 배치되고, 상기 제 1 도전형과 반대의 제 2 도전형의 제 2 도펀트가 도핑된 실리콘계 화합물 반도체를 포함하고, 상기 실리콘계 화합물 반도체는 상기 제 1 단결정 실리콘과 이종접합(heterojunction)을 형성하는 베이스; 상기 베이스 상에 배치되고, 상기 제 1 도전형의 제 3 도펀트가 도핑된 제 2 단결정 실리콘을 포함하는 버퍼층; 및 상기 버퍼층 상에 배치되고, 상기 제 1 도전형의 제 4 도펀트가 도핑된 폴리 실리콘을 포함하는 이미터를 구비하고, 상기 이미터의 상기 제 4 도펀트의 도핑 농도는 상기 컬렉터의 상기 제 1 도펀트의 도핑 농도 및 상기 버퍼층의 상기 제 3 도펀트의 도핑 농도 중 적어도 하나 보다 높은 바이리스터(biristor) 소자
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제 1 항에 있어서, 상기 실리콘계 화합물 반도체는 실리콘-저마늄(SiGe)을 포함하는 바이리스터 소자
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제 1 항에 있어서, 상기 실리콘계 화합물 반도체는 실리콘 카바이드(SiC)를 포함하는 바이리스터 소자
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제 1 항에 있어서, 상기 실리콘계 화합물 반도체 및 상기 제 2 단결정 실리콘은 에피택셜 층(epitaxial layer)인 바이리스터 소자
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제 1 항에 있어서, 상기 폴리 실리콘은 CVD 층(chemical vapor deposited layer)이고, 상기 폴리 실리콘 내에 상기 제 4 도펀트는 인-시츄(in-situ) 방식으로 도핑된 바이리스터 소자
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제 1 항에 있어서, 상기 이미터의 상기 제 4 도펀트의 도핑 농도는 상기 컬렉터의 상기 제 1 도펀트의 도핑 농도 또는 상기 버퍼층의 상기 제 3 도펀트의 도핑 농도 보다 2배 내지 20배 높은 바이리스터 소자
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7
제 1 항에 있어서, 상기 제 1 도전형은 N 도전형이고, 상기 제 2 도전형은 P 도전형인 바이리스터 소자
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제 7 항에 있어서, 상기 제 1 단결정 실리콘은 N+형 반도체이고, 상기 실리콘계 화합물 반도체는 P형 반도체이고, 상기 제 2 단결정 실리콘는 N+형 반도체이며, 상기 폴리 실리콘은 N+형 반도체인 바이리스터 소자
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제 1 항에 있어서, 상기 컬렉터, 상기 베이스, 상기 버퍼층 및 상기 이미터는 하나의 수직형 기둥(pillar) 구조를 구성하는 바이리스터 소자
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제 1 항에 있어서, 상기 바이리스터 소자는 상기 베이스를 휘발성 메모리 요소로 사용하는 메모리 소자인 바이리스터 소자
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11
제 1 항에 있어서, 상기 바이리스터 소자는 커패시터-리스 및 게이트-리스(capacitor-less and gate-less) 메모리 소자를 구성하는 바이리스터 소자
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청구항 1 내지 11 중 어느 하나에 기재된 바이리스터 소자를 복수 개 포함하는 휘발성 메모리 장치(volatile memory apparatus)
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제 12 항에 있어서, 상기 휘발성 메모리 장치는 4F2 (F : feature size)의 디자인 룰을 갖는 휘발성 메모리 장치
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제 1 도전형의 제 1 도펀트가 도핑된 제 1 단결정 실리콘을 포함하는 컬렉터를 마련하는 단계; 상기 컬렉터 상에 제 2 도전형의 제 2 도펀트가 도핑된 실리콘계 화합물 반도체를 포함하는 베이스를 형성하는 단계로서, 상기 실리콘계 화합물 반도체는 상기 제 1 단결정 실리콘과 이종접합을 형성하는 상기 베이스를 형성하는 단계; 상기 베이스 상에 상기 제 1 도전형의 제 3 도펀트가 도핑된 제 2 단결정 실리콘을 포함하는 버퍼층을 형성하는 단계; 및 상기 버퍼층 상에 상기 제 1 도전형의 제 4 도펀트가 도핑된 폴리 실리콘을 포함하는 이미터를 형성하는 단계를 포함하고, 상기 이미터의 상기 제 4 도펀트의 도핑 농도는 상기 컬렉터의 상기 제 1 도펀트의 도핑 농도 및 상기 버퍼층의 상기 제 3 도펀트의 도핑 농도 중 적어도 하나 보다 높은 바이리스터(biristor) 소자의 제조 방법
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제 14 항에 있어서, 상기 실리콘계 화합물 반도체는 실리콘-저마늄(SiGe)을 포함하는 바이리스터 소자의 제조 방법
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제 14 항에 있어서, 상기 실리콘계 화합물 반도체는 실리콘 카바이드(SiC)를 포함하는 바이리스터 소자의 제조 방법
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제 14 항에 있어서, 상기 실리콘계 화합물 반도체 및 상기 제 2 단결정 실리콘은 에피택셜(epitaxial) 공정으로 형성되는 바이리스터 소자의 제조 방법
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제 14 항에 있어서, 상기 폴리 실리콘은 CVD(chemical vapor deposition) 공정으로 형성되고, 상기 폴리 실리콘 내에 상기 제 4 도펀트는 인-시츄(in-situ) 방식으로 도핑되는 바이리스터 소자의 제조 방법
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제 14 항에 있어서, 상기 이미터의 상기 제 4 도펀트의 도핑 농도는 상기 컬렉터의 상기 제 1 도펀트의 도핑 농도 또는 상기 버퍼층의 상기 제 3 도펀트의 도핑 농도 보다 2배 내지 20배 높은 바이리스터 소자
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제 14 항에 있어서, 상기 컬렉터 상에 상기 컬렉터의 일부 영역을 노출시키는 개구부를 갖는 절연층을 형성하는 단계; 상기 개구부에 의해 노출된 상기 컬렉터의 일부 영역 상에 상기 베이스를 에피택셜 공정으로 형성하는 단계; 상기 개구부 내의 상기 베이스 상에 상기 버퍼층을 에피택셜 공정으로 형성하는 단계; 및 상기 버퍼층 상에 상기 이미터를 CVD 공정으로 형성하는 단계를 포함하는 바이리스터 소자의 제조 방법
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