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나노와이어 형성영역 및 CMOS 형성영역을 포함한 절연성의 베이스기판을 준비하는 준비 단계;상기 나노와이어 형성영역 상의 베이스기판에 적어도 둘 이상의 홈을 형성하며, 상기 홈 사이의 베이스기판을 습식 산화하여, 상기 홈 사이의 베이스기판의 상부에 나노와이어가 형성되는 나노와이어 형성 단계;상기 나노와이어 형성영역 및 CMOS 형성영역 이외의 상기 베이스기판 상에 산화층을 형성하는 산화층 형성 단계;상기 CMOS 형성영역의 일영역인 P-모스 영역에 N형의 웰을 형성하며, 상기 P-모스 영역과 이격된 상기 CMOS 형성영역의 타영역인 N-모스 영역에 P형의 웰을 형성하는 웰 형성 단계;상기 베이스기판 상에 폴리 실리콘을 형성하고, 상기 폴리 실리콘을 패터닝하여, 상기 P-모스 영역 및 N-모스 영역에 각각 제1 게이트 및 제2 게이트를 형성하는 게이트 형성 단계;상기 P-모스 영역 상에 P-모스가 형성되도록 P형 도펀트를 도핑하여 상기 제1 게이트의 측부에 제1 소스 및 제1 드레인을 형성하고, 상기 N-모스 영역 상에 N-모스가 형성되도록 N형 도펀트를 도핑하여 상기 제2 게이트의 측부에 제2 소스 및 제2 드레인을 형성하며, 상기 나노와이어의 길이방향 일측의 제1 도전성 영역에 제1 도펀트를 도핑하고, 상기 제1 도전성 영역과 연속되는 상기 나노와이어의 길이방향 타측의 제2 도전성 영역에 상기 제1 도펀트와 상이한 도전성을 가지는 제2 도펀트를 도핑하는 도펀트 도핑 단계; 및상기 베이스기판 상에 컨택홀이 형성된 유전체층을 형성하며, 상기 유전체층 상에 적층되면서 상기 컨택홀에 충진된 금속 배선층을 패터닝하여, 상기 나노와이어, P-모스 및 N-모스를 전기적으로 연결하는 배선을 형성하는 전기적 연결 단계;를 포함하며,상기 도펀트 도핑 단계는상기 P-모스 영역 상에 P형 저농도 도펀트를 도핑하고, 상기 N-모스 영역 상에 N형 저농도 도펀트를 도핑하며, 상기 제1 도전성 영역에 제1 저농도 도펀트를 도핑하고, 상기 제2 도전성 영역에 상기 제1 저농도 도펀트와 상이한 도전성을 가지는 제2 저농도 도펀트를 도핑하는 저농도 영역 형성 단계;상기 베이스기판 상에 산화막을 적층하고, 상기 산화막을 패터닝하여, 상기 P-모스 영역 상의 제1 게이트 양측부에 제1 스페이서를 형성하고, 상기 N-모스 영역 상의 제2 게이트 측부에 제2 스페이서를 형성하는 스페이서 형성 단계; 및상기 P-모스 영역 상에 P형 고농도 도펀트를 도핑하고, 상기 N-모스 영역 상에 N형 고농도 도펀트를 도핑하며, 상기 제2 도전성 영역과 비접촉되는 상기 제1 도전성 영역의 일측에 제1 고농도 도펀트를 도핑하고, 상기 제1 도전성 영역과 비접촉되는 상기 제2 도전성 영역의 타측에 상기 제1 고농도 도펀트와 상이한 도전성을 가지는 제2 고농도 도펀트를 도핑하는 고농도 영역 형성 단계;를 포함하고,상기 고농도 영역 형성 단계는상기 P-모스 영역에 P형 고농도 도펀트를 도핑하고, 상기 제2 도전성 영역과 비접촉되는 상기 제1 도전성 영역의 일측에 상기 P형 고농도 도펀트와 동일한 도전성을 가지는 제1 고농도 도펀트를 도핑하는 단계;상기 N-모스 영역에 N형 고농도 도펀트를 도핑하고, 상기 제1 도전성 영역과 비접촉되는 상기 제2 도전성 영역의 타측에 상기 N형 고농도 도펀트와 동일한 도전성을 가지는 제2 고농도 도펀트를 도핑하는 단계; 및상기 제1 도전성 영역, 제2 도전성 영역, P-모스 영역 및 N-모스 영역을 열처리하는 단계;를 포함하는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 1에 있어서,상기 나노와이어 형성 단계는,상기 베이스기판 상에 산화막 및 질화막을 순차적으로 적층하는 단계;상기 나노와이어 형성영역 상의 상기 산화막 및 질화막을 패터닝하는 단계;상기 패터닝된 상기 베이스기판을 소정의 깊이로 식각하여 적어도 둘 이상의 홈을 형성하는 단계;상기 홈 사이의 베이스기판을 이방성 식각하여, 두께 방향 중앙폭으로부터 상단 및 하단으로 갈수록 점점 폭이 넓어지도록 상기 홈 사이의 베이스기판을 형성하는 단계;상기 이방성 식각된 베이스기판의 상단 및 하단을 단절하도록 상기 베이스기판을 습식 산화하여 상기 베이스기판의 상부에 나노와이어가 형성되는 단계; 및상기 베이스기판 상에 상기 산화막 및 질화막을 제거하는 단계;를 포함하는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 2에 있어서,상기 나노와이어의 굵기는 상기 베이스기판을 습식 산화하는 시간에 따라 조절되는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 1에 있어서,상기 산화층 형성 단계는,상기 베이스기판 상에 산화막 및 질화막을 순차적으로 적층하는 단계;상기 산화막 및 질화막을 패터닝하여 상기 나노와이어 형성영역 및 CMOS 형성영역 이외의 상기 베이스기판 영역을 노출시키는 단계;상기 노출된 베이스기판 영역에 습식 산화 공정으로 산화층을 형성하는 단계; 및상기 베이스기판 상의 상기 산화막 및 질화막을 제거하는 단계;를 포함하는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 1에 있어서,상기 게이트 형성 단계는,상기 베이스기판 상에 폴리 실리콘을 적층하는 단계;상기 나노와이어 형성영역의 폴리 실리콘을 습식 식각으로 제거하는 단계; 및상기 폴리 실리콘이 제거된 나노와이어 형성영역을 감광막으로 보호하면서 상기 N형의 웰 및 P형의 웰 상부의 폴리 실리콘을 패터닝하여 제1 게이트 및 제2 게이트를 형성하는 단계;를 포함하는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 1에 있어서,상기 제1 저농도 도펀트는 P형 타입의 도전형을 가지고, 상기 제2 저농도 도펀트는 N형 타입의 도전형을 가지는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 9에 있어서,상기 제1 도전성 영역은,P+형 반도체 영역 및 P형 반도체 영역이 상기 나노와이어의 길이방향으로 순차적으로 형성되는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 10에 있어서,상기 제2 도전성 영역은,상기 제1 도전성 영역의 P형 반도체 영역으로부터 연속하여, N형 반도체 영역 및 N+형 반도체 영역이 상기 나노와이어의 길이방향으로 순차적으로 형성되는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 1에 있어서,상기 저농도 영역 형성 단계는,상기 P-모스 영역에 P형 저농도 도펀트를 도핑하는 단계;상기 N-모스 영역에 N형 저농도 도펀트를 도핑하는 단계;상기 나노와이어의 제1, 2 도전성 영역에 제1 저농도 도펀트를 도핑하는 단계; 및상기 나노와이어의 제2 도전성 영역에 상기 제1 저농도 도펀트보다 높은 농도의 제2 저농도 도펀트를 도핑하는 단계;를 포함하는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 1에 있어서,상기 도펀트 도핑 단계 후 상기 전기적 연결 단계 이전에 실리사이드 형성 단계를 더 포함하며,상기 실리사이드 형성 단계는,상기 제2 도전성 영역과 접하는 상기 제1 도전성 영역의 타측 및 상기 제1 도전성 영역의 타측으로부터 연장되는 상기 제2 도전성 영역의 일측에 산화막을 패터닝하는 단계;상기 베이스기판 상에 실리사이드 금속층을 형성하는 단계;상기 베이스기판을 1차 열처리하여, 상기 실리사이드 금속층과 접하는 상기 제1 도전성 영역의 일측, 제2 도전성 영역의 타측, 상기 P-모스의 제1 게이트, 제1 소스, 제1 드레인 및 상기 N-모스의 제2 게이트, 제2 소스, 제2 드레인에 1차 실리사이드를 형성하는 단계; 및상기 1차 실리사이드가 형성되지 않은 상기 실리사이드 금속층을 제거한 후, 열처리에 의해 상기 1차 실리사이드가 2차 실리사이드로 변경되는 단계;를 포함하고,상기 전기적 연결 단계의 컨택홀은 상기 2차 실리사이드가 노출되도록 형성되어, 상기 2차 실리사이드와 상기 금속 배선층의 접촉으로 상기 나노와이어, P-모스 및 N-모스가 전기적으로 연결되는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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청구항 14에 있어서,상기 실리사이드 금속층은 Ti, Co, Ni 중 어느 하나로 이루어지는 CMOS 회로가 집적된 나노와이어 센서 칩의 제조 방법
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