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활성영역 아래 에어갭을 갖는 반도체소자 및 그 제조방법

  • 기술번호 : KST2019011756
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 활성영역 아래 에어갭을 갖는 반도체소자 및 그 제조방법에 관한 것으로, 실리콘 게르마늄층으로 둘러싸인 에어갭으로 소스와 드레인이 완전히 격리되도록 하여 고가의 SOI 기판을 대신해 전체 소자의 제작비용을 낮출 수 있고, 에어갭이 크게 형성되더라도 이웃의 격리 절연막으로 지지되어 별도의 지지층이 불필요하고, 활성영역 아래에 에어갭이 필요없는 소자들과도 공동집적할 수 있는 효과가 있다.
Int. CL H01L 29/49 (2006.01.01) H01L 29/10 (2006.01.01) H01L 21/764 (2006.01.01) H01L 29/739 (2006.01.01) H01L 21/265 (2006.01.01) H01L 21/02 (2006.01.01) H01L 21/306 (2006.01.01) H01L 21/3065 (2006.01.01)
CPC H01L 29/4991(2013.01) H01L 29/4991(2013.01) H01L 29/4991(2013.01) H01L 29/4991(2013.01) H01L 29/4991(2013.01) H01L 29/4991(2013.01) H01L 29/4991(2013.01) H01L 29/4991(2013.01)
출원번호/일자 1020160031861 (2016.03.17)
출원인 서울대학교산학협력단
등록번호/일자
공개번호/일자 10-2017-0108259 (2017.09.27) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항 심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.03.17)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 이준일 대한민국 경기도 성남시 분당구
3 김장현 대한민국 서울특별시 광진구
4 권대웅 대한민국 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.03.17 수리 (Accepted) 1-1-2016-0255916-65
2 선행기술조사의뢰서
Request for Prior Art Search
2016.08.09 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2016.09.09 수리 (Accepted) 9-1-2016-0040007-55
4 의견제출통지서
Notification of reason for refusal
2017.03.09 발송처리완료 (Completion of Transmission) 9-5-2017-0178836-52
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.05.04 수리 (Accepted) 1-1-2017-0434360-13
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2017.05.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0434338-18
7 거절결정서
Decision to Refuse a Patent
2017.09.19 발송처리완료 (Completion of Transmission) 9-5-2017-0657316-80
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.10.17 수리 (Accepted) 1-1-2017-1020924-44
9 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)
2017.10.17 보정승인 (Acceptance of amendment) 1-1-2017-1020903-96
10 거절결정서
Decision to Refuse a Patent
2017.11.01 발송처리완료 (Completion of Transmission) 9-5-2017-0765941-51
11 심사관의견요청서
Request for Opinion of Examiner
2017.12.26 수리 (Accepted) 7-8-2017-0030773-05
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
실리콘 기판;상기 실리콘 기판 상에 실리콘 게르마늄층으로 둘러싸인 에어갭;상기 에어갭 상에 위치한 채널영역과 상기 채널영역을 사이에 두고 형성된 소스/드레인 영역;상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 것을 특징으로 하는 반도체 소자
2 2
제 1 항에 있어서,상기 소스/드레인 영역과 상기 채널영역은 격리 절연막으로 둘러싸여 지지되는 것을 특징으로 하는 반도체 소자
3 3
제 1 항 또는 제 2 항에 있어서,상기 소스/드레인 영역과 상기 채널영역은 상기 실리콘 게르마늄층 위에 위치한 실리콘층으로 형성된 것을 특징으로 하는 반도체 소자
4 4
제 3 항에 있어서,상기 에어갭을 공유하지 않고, 상기 실리콘 게르마늄층 상에 하나 이상의 소자가 이웃하여 함께 형성된 것을 특징으로 하는 반도체 소자
5 5
벌크 실리콘 기판 상에 실리콘 게르마늄층 및 실리콘층을 순차적으로 형성시키는 제 1 단계;상기 실리콘층에 활성영역을 정의하고, 상기 활성영역 외의 부분은 식각하여 격리 절연막으로 채우는 제 2 단계;상기 활성영역 상에 절연막 및 게이트 물질을 증착하고 식각하여 게이트 및 게이트 절연막을 형성하고, 이온 주입하여 소스/드레인 영역을 형성하는 제 3 단계;상기 게이트의 양측 주변의 상기 격리 절연막을 식각하여 상기 실리콘 게르마늄층이 드러나도록 좌, 우 트렌치를 형성하는 제 4 단계; 및상기 좌, 우 트렌치를 통하여 상기 실리콘 게르마늄층과 상기 실리콘 기판의 식각비가 다른 것을 이용하여, 상기 좌, 우 트렌치의 바닥이 식각으로 서로 연결되어 에어갭을 상기 게이트 밑에 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
6 6
제 5 항에 있어서,상기 제 2 단계의 상기 활성영역은 상기 실리콘층을 상기 실리콘 게르마늄층이 드러나도록 식각하고, 상기 격리 절연막으로 둘러싸이게 채워서 정의하는 것을 특징으로 하는 반도체 소자의 제조방법
7 7
제 6 항에 있어서,상기 제 5 단계의 상기 에어갭은 상기 활성영역 밑에 있는 상기 실리콘 게르마늄층을 모두 식각하여 형성하고, 상기 활성영역은 상기 격리 절연막으로 지지 되도록 한 것을 특징으로 하는 반도체 소자의 제조방법
8 8
제 5 항 내지 제 7 항 중 어느 한 항에 있어서,상기 제 5 단계의 상기 에어갭 형성은 희석한 APM 용액에 의한 등방성 습식 식각이나 CF4, O2 및 N2 가스를 활용한 CDE(Chemical Dry Etchlng)으로 하는 것을 특징으로 하는 반도체 소자의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 한국반도체연구조합 산업융합원천기술개발사업 0.7 V 이하 저전압 구동을 위한 Post-CMOS 미래 반도체소자원천기술 개발