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터널링 전계효과 트랜지스터의 제조 방법 및 초 저전력 전열처리를 통한 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법

  • 기술번호 : KST2019024181
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 터널링 전계효과 트랜지스터의 제조 방법 및 초 저전력 전열처리를 통한 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법이 제공된다. 상기 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법은, (a) 게이트 전극을 턴오프(turn off) 시키는 단계, (b) 소스 전극과 드레인 전극 사이에 전류를 인가하여 터널링 전계효과 트랜지스터에 전열처리를 수행하는 단계, 및 (c) 소스 전극과 드레인 전극에 주입된 이온을 활성화 시키는 단계를 포함한다.
Int. CL H01L 29/66 (2006.01.01) H01L 29/06 (2006.01.01) H01L 29/16 (2006.01.01) H01L 51/00 (2006.01.01) H01L 29/739 (2006.01.01)
CPC H01L 29/66356(2013.01) H01L 29/66356(2013.01) H01L 29/66356(2013.01) H01L 29/66356(2013.01) H01L 29/66356(2013.01)
출원번호/일자 1020170035884 (2017.03.22)
출원인 한국과학기술원
등록번호/일자 10-1838910-0000 (2018.03.09)
공개번호/일자
공고번호/일자 (20180426) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.03.22)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최양규 대한민국 대전광역시 유성구
2 박준영 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2017.03.22 수리 (Accepted) 1-1-2017-0282284-75
2 선행기술조사의뢰서
Request for Prior Art Search		 2017.05.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2017.07.20 발송처리완료 (Completion of Transmission) 9-6-2017-0116830-15
4 의견제출통지서
Notification of reason for refusal		 2017.08.11 발송처리완료 (Completion of Transmission) 9-5-2017-0560739-37
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.10.11 수리 (Accepted) 1-1-2017-0981723-79
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.10.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0981724-14
7 등록결정서
Decision to grant		 2018.02.27 발송처리완료 (Completion of Transmission) 9-5-2018-0138081-06
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 형성된 터널링 전계효과 트랜지스터의 제조 방법으로서,(a) 상기 기판을 패터닝하고, 식각 공정을 수행하여 채널을 형성하는 단계;(b) 상기 채널이 형성된 상기 기판 상(on) 및 상기 채널의 하부(below)에, 절연막을 형성하는 단계;(c) 상기 채널의 표면 상에 게이트 절연막을 형성하는 단계;(d) 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및(e) 상기 게이트 전극이 형성된 상기 기판 상에 감광막 패턴을 형성하고, 이온을 주입하여 소스 전극 또는 드레인 전극을 형성하는 단계를 포함하되, 상기 소스 전극과 상기 드레인 전극 사이에 역방향 전압이 인가되면 상기 주입된 이온이 활성화되는, 터널링 전계효과 트랜지스터의 제조 방법
2 2
제1항에 있어서,상기 기판은, Ⅲ-V족 물질을 포함하는 기판, 게르마늄과 실리콘을 포함하는 실리콘 게르마늄 기판, 게르마늄 기판, 유기물을 포함하는 기판, 절연층 매몰 실리콘 기판, 절연층 매몰 스트레인드 실리콘 기판, 절연층 매몰 게르마늄 기판, 절연층 매몰 스트레인드 게르마늄 기판, 절연층 매몰 실리콘 게르마늄 기판, 및 고농도로 도핑된 무접합(junctionless) 기판 중 적어도 하나를 포함하는, 터널링 전계효과 트랜지스터의 제조 방법
3 3
제1항에 있어서,상기 (a) 단계에서 형성되는 상기 채널은 나노와이어(nano-wire) 채널 또는 나노면(nano-sheet) 채널인, 터널링 전계효과 트랜지스터의 제조 방법
4 4
제3항에 있어서,상기 채널은 그래핀, 탄소나노튜브, 또는 이산화황몰리브덴(MoS2)을 포함하는, 터널링 전계효과 트랜지스터의 제조 방법
5 5
제1항에 있어서,상기 (c) 단계에서 형성되는 상기 게이트 절연막은, 실리콘 산화막 또는 고유전막(High-k)인, 터널링 전계효과 트랜지스터의 제조 방법
6 6
제5항에 있어서,상기 게이트 절연막은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 란타늄 옥사이드(lanthanum oxide), 및 하프늄 실리콘 옥사이드(hafnium silicon oxide) 중 적어도 하나를 포함하는, 터널링 전계효과 트랜지스터의 제조 방법
7 7
제1항에 있어서,상기 (d) 단계에서 형성되는 상기 게이트 전극은, 금속 또는 폴리 실리콘을 포함하는, 터널링 전계효과 트랜지스터의 제조 방법
8 8
제7항에 있어서,상기 게이트 전극은, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti), 타이타늄나이트라이드(TiN), 및 탄탈럼나이트라이드(TaN) 중 적어도 하나를 포함하는, 터널링 전계효과 트랜지스터의 제조 방법
9 9
제1항에 있어서,상기 (d) 단계는, 상기 게이트 절연막 상에 게이트 물질을 증착하고, 상기 게이트 물질을 패터닝하여 상기 게이트 전극을 형성하는, 터널링 전계효과 트랜지스터의 제조 방법
10 10
제1항에 있어서,상기 (e) 단계는, 상기 기판 상에 제1 감광막 패턴을 형성하고, p+형 불순물 이온을 주입하여 상기 소스 전극을 형성하고, 상기 제1 감광막 패턴을 제거한 후 상기 기판 상에 제2 감광막 패턴을 형성하고, n+형 불순물 이온을 주입하여 상기 드레인 전극을 형성하는, 터널링 전계효과 트랜지스터의 제조 방법
11 11
상기 제1항 내지 제10항 중 어느 한 항에 따라 제조된 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법으로서,(a) 상기 게이트 전극을 턴오프(turn off) 시키는 단계;(b) 상기 소스 전극과 상기 드레인 전극 사이에 전류를 인가하여 상기 터널링 전계효과 트랜지스터에 전열처리를 수행하는 단계; 및(c) 상기 소스 전극과 상기 드레인 전극에 주입된 이온을 활성화 시키는 단계를 포함하는, 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법
12 12
제11항에 있어서,상기 (b) 단계에서 상기 소스 전극과 상기 드레인 전극 사이에 전류를 인가하는 것은, 상기 소스 전극과 상기 드레인 전극 사이에 pin 다이오드 역방향 전류를 인가하는, 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법
13 13
제11항에 있어서,상기 (b) 단계에서 상기 소스 전극과 상기 드레인 전극 사이에 전류를 인가하는 것은, 상기 소스 전극과 상기 드레인 전극 사이에 pin 다이오드 정방향 전류를 인가하는, 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법
14 14
제11항에 있어서,상기 (b) 단계에서의 상기 전열처리를 위해 필요한 상기 전류의 양 및 전열처리를 수행하는 시간을 최적화하는 시뮬레이션 단계를 더 포함하는, 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법
15 15
(a) 터널링 전계효과 트랜지스터의 게이트 전극을 턴오프(turn off) 시키는 단계;(b) 상기 터널링 전계효과 트랜지스터의 소스 전극 및 드레인 전극 사이에 전류를 인가하여 상기 터널링 전계효과 트랜지스터에 전열처리를 수행하는 단계; 및(c) 상기 소스 전극과 상기 드레인 전극에 주입된 이온을 활성화 시키는 단계를 포함하는, 터널링 전계효과 트랜지스터의 구동전류를 향상시키는 방법
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1 WO2018174377 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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