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비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법(TUNNEL FIELD-EFFECT TRANSISTOR WITH ASYMMETRIC CHANNEL AND GATE DIELECTRIC LAYER AND FABRICATION METHOD THEREOF)

  • 기술번호 : KST2017015169
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 소스측 채널영역을 드레인측 채널영역보다 얇은 두께로 하여 각 채널영역으로 형성되는 공핍층의 차이 및/또는 각 채널영역 상에 형성되는 게이트 절연막의 두께나 물질 차이, 나아가 소스측 채널영역을 드레인측 채널영역보다 에너지 밴드갭이 작은 반도체 물질로 비대칭 구조로 형성함으로써, 종래 양방향 전류 특성 및 낮은 구동전류의 문제를 개선한 비대칭 채널과 게이트 절연막을 갖는 터널링 전계효과 트랜지스터 및 그 제조방법을 제공한다.
Int. CL H01L 29/73 (2016.04.20) H01L 29/78 (2016.04.20) H01L 29/66 (2016.04.20) H01L 21/762 (2016.04.20) H01L 21/306 (2016.04.20)
CPC H01L 29/7311(2013.01) H01L 29/7311(2013.01) H01L 29/7311(2013.01) H01L 29/7311(2013.01) H01L 29/7311(2013.01)
출원번호/일자 1020160031860 (2016.03.17)
출원인 서울대학교산학협력단
등록번호/일자
공개번호/일자 10-2017-0108258 (2017.09.27) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.03.17)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 권대웅 대한민국 서울특별시 서초구
3 김장현 대한민국 서울특별시 광진구
4 이준일 대한민국 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2016.03.17 수리 (Accepted) 1-1-2016-0255904-17
2 의견제출통지서
Notification of reason for refusal		 2017.03.28 발송처리완료 (Completion of Transmission) 9-5-2017-0224276-18
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.05.25 수리 (Accepted) 1-1-2017-0499424-04
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.05.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0499406-82
5 등록결정서
Decision to grant		 2017.07.28 발송처리완료 (Completion of Transmission) 9-5-2017-0527949-00
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
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번호 청구항
1 1
삭제
2 2
삭제
3 3
반도체 기판, 상기 반도체 기판의 절연층 상에 서로 일정거리 떨어져 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널영역, 상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서,상기 채널영역은 상기 소스 영역에 접한 소스측 채널영역과 상기 드레인 영역과 접한 드레인측 채널영역으로 나뉘고, 상기 소스측 채널영역이 상기 드레인측 채널영역보다 두께가 얇고,상기 게이트 절연막은 상기 드레인측 채널영역 상에는 실리콘 산화막과 상기 실리콘 산화막보다 높은 유전율을 갖는 고 유전율 막이 순차 형성되고, 상기 소스측 채널영역 상에는 상기 고 유전율 막이 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
4 4
제 3 항에 있어서,상기 소스측 채널영역과 상기 드레인측 채널영역은 에너지 밴드갭이 서로 다른 반도체 물질로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
5 5
제 4 항에 있어서,상기 소스측 채널영역은 상기 드레인측 채널영역보다 에너지 밴드갭이 작은 반도체 물질로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
6 6
제 5 항에 있어서,상기 반도체 기판은 SOI 기판이고,상기 절연층은 상기 SOI 기판의 매몰산화막(BOX)이고,상기 소스측 채널영역은 게르마늄 또는 실리콘 게르마늄으로 형성되고,상기 드레인측 채널영역은 상기 SOI 기판의 실리콘층으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
7 7
SOI 기판 상에 제 1 절연막 및 제 1 마스크층을 형성하는 제 1 단계;상기 제 1 절연막 및 상기 제 1 마스크층을 식각하여 상기 SOI 기판에 정의된 액티브 영역의 일부를 노출시키는 제 2 단계;상기 노출된 액티브 영역을 식각하여 식각 전보다 작은 두께를 갖도록 하고 상기 제 1 마스크층에 제 1 측벽을 형성한 후 불순물 주입으로 소스측 채널영역과 소스 영역을 형성하는 제 3 단계;상기 소스 영역을 포함한 기판 전면에 제 2 마스크층을 형성하고 식각하여 제 2 마스크를 형성하는 제 4 단계;상기 제 1 마스크층 및 상기 제 1 측벽을 제거한 다음 상기 제 2 마스크에 제 2 측벽을 형성한 후 불순물 주입으로 드레인측 채널영역과 드레인 영역을 형성하는 제 5 단계; 상기 제 2 측벽 주위로 노출된 상기 제 1 절연막과 상기 제 2 마스크를 제거하여 상기 드레인측 채널영역 상에 제 1 게이트 절연막을 형성한 후 실리사이드 공정으로 소스 및 드레인을 형성하는 제 6 단계;상기 기판 전면에 제 1 층간 절연막을 증착하고 식각하여 상기 제 2 측벽을 노출시키는 제 7 단계;상기 제 2 측벽을 제거하고, 상기 제 1 게이트 절연막 및 노출된 소스측 채널영역 상에 제 2 게이트 절연막을 형성한 다음 제거된 상기 제 2 측벽의 공간에 도전성 물질로 채워 게이트를 형성하는 제 8 단계; 및상기 기판의 전면에 제 2 층간 절연막을 형성한 후 상기 소스, 상기 게이트 및 상기 드레인을 컨택하기 위한 공정을 진행하는 제 9 단계를 포함하여 구성된 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
8 8
제 7 항에 있어서,상기 제 3 단계의 상기 노출된 액티브 영역의 식각은 노출된 실리콘층 상에 실리콘 게르마늄층을 형성하고, 게르마늄 응축 공정을 통하여 상기 노출된 실리콘층을 게르마늄층 또는 실리콘 게르마늄층으로 바꾼 후 진행하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
9 9
제 7 항에 있어서,상기 제 3 단계의 상기 노출된 액티브 영역의 식각은 노출된 실리콘층을 산화공정을 통해 잠식 산화시킨 후 실리콘 산화막을 습식 식각으로 제거하여 식각 전보다 두께를 작게 줄이는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
10 10
제 7 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막보다 높은 유전율을 갖는 고 유전율 막인 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
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패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 한국반도체연구조합 산업융합원천기술개발사업 0.7 V 이하 저전압 구동을 위한 Post-CMOS 미래 반도체소자원천기술 개발