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절연층 표면에 형성된 반도체 바디;상기 반도체 바디의 양단에 각각 형성되되 서로 다른 유형의 불순물로 도핑되어 형성된 제1 반도체 영역과 제2 반도체 영역;서로 이격 배치되어 전기적으로 분리된 2개 이상의 제어전극; 및상기 반도체 바디와 상기 제어전극 사이에 형성된 게이트 절연막 스택;을 구비하고, 상기 제1 반도체 영역과 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역의 사이에 있는 반도체 바디는 다이오드를 구성하며, 상기 반도체 바디는 적어도 2층으로 구성되되 인접한 층 사이에는 에너지 밴드갭이 서로 다른 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 반도체 바디는 진성 반도체로 구성되거나 불순물이 도핑된 것을 특징으로 하며,상기 제1 반도체 영역과 제2 반도체 영역은 반도체 바디보다 높은 농도로 도핑된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 게이트 절연막 스택은, 상기 반도체 바디의 표면으로부터 순차적으로 적층된 터널링 절연막, 전하 저장 노드, 블록킹 절연막으로 구성되는 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 반도체 바디는 게이트 절연막 스택에 인접한 제1층 및 절연층에 인접한 제2층으로 구성되고, 상기 제1층은 밴드갭이 제2층에 비해 큰 물질로 구성되며, 상기 제2층은 밴드갭이 제1층에 비해 작은 물질로 구성된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 반도체 바디는 게이트 절연막 스택에 인접한 제1층, 절연층에 인접한 제3층 및 제1층과 제3층의 사이에 형성된 제2층으로 구성되고, 상기 제1층 및 제3층은 밴드갭이 제2층에 비해 큰 물질로 구성되며, 상기 제2층은 밴드갭이 제1층 및 제3층에 비해 작은 물질로 구성된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 둘 이상의 제어 전극들 중 양단에 위치한 제어 전극은 셀 스트링의 선택을 위한 선택 라인 1(SL[1]:String Selection Line 1) 및 선택 라인 2(SL[2]:Selection Line 2)와 연결된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 반도체 바디, 절연층, 게이트 절연막 스택은 반도체 기판의 표면과 수평인 방향을 따라 배치되며, 상기 제어 전극들은 반도체 기판의 표면과 수직인 방향을 따라 배치되되 서로 전기적으로 격리되게 형성되며, 상기 제어 전극은 단일-게이트(single-gate) 구조로 형성되거나 이중 또는 삼중 게이트 구조로 형성되거나, GAA(Gate All Around) 구조로 형성되는 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 반도체 바디, 절연층, 게이트 절연막 스택은 반도체 기판의 표면과 수직인 방향을 따라 배치되어 반도체 바디의 일 단부는 반도체 기판위에 배치된 것을 특징으로 하며, 상기 제어 전극들은 반도체 기판의 표면과 수평인 방향을 따라 배치되되 서로 전기적으로 격리되게 형성되며, 상기 제1 반도체 영역 및 제2 반도체 영역 중 하나는 반도체 기판의 표면에 형성된 것을 특징으로 하는 셀 스트링
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제8항에 있어서, 상기 절연층은 반도체 기판위에 원통형으로 구성되고,상기 반도체 바디는 상기 절연층의 외주면을 감싸는 형태로 구성되며, 상기 게이트 절연막 스택 및 제어 전극은 상기 반도체 바디의 외주면에 순차적으로 형성된 것을 특징으로 하는 셀 스트링
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10
제1항 내지 제9항 중 어느 한 항에 따른 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서, 셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서, (r1) 선택된 워드라인이 WL[k] (0 003c# k 003c# n-1)일 때, WL[n-1]에서 적어도 WL[k-1]까지 전압을 인가하고, 나머지 WL에 반대 극성의 전압을 인가하는 단계;를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
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제10항에 있어서, 상기 (r1) 단계는 비트라인에 연결된 SL[1]에 상기 워드 라인 (WL[n-1] ~ WL[k-1])에 인가한 전압과 같은 극성의 전압을 인가하고, 상기 CSL에 연결된 SL[2]에는 상기 WL[n-1] ~ WL[k-1]에 인가된 전압과 반대 극성의 전압을 인가하고, 선택된 비트라인, 선택되지 않은 비트라인, 그리고 CSL에는 같은 전압을 인가하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
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제10항에 있어서, 상기 (r1) 단계 이후에, (r2) 상기 SL[1]은 trun-off되고 선택된 워드라인 (WL[k])의 전압은 읽기 전압(Vverify)보다 크기가 작은 전압을 인가하는 단계를 더 구비하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
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제12항에 있어서, 상기 (r2) 단계 이후에, (r3) 상기 CSL에 전압을 인가하여 후속 단계에서 선택된 스트링에 전류가 흐를 수 있도록 하고, 선택되지 않은 비트라인에 상기 CSL에 인가된 전압을 인가하여 후속 읽기 동작에서 전류가 흐르지 않도록 하는 단계를 더 구비하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
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제13항에 있어서, 상기 (r3) 단계 이후에, (r4) 상기 SL[1]에 연결된 선택소자가 turn-on될 수 있도록 전압을 인가하고, 상기 선택된 워드 라인 (WL[k])에 읽기 전압(Vverify)을 인가하는 단계를 더 구비하되 SL[1]이나 WL[k]에 인가되는 전압이 동시에 인가되거나 서로 순서를 바꾸어 인가되는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
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제13항에 있어서, All BL 센싱을 수행할 경우, 상기 (r3)에서 CSL에 전압을 인가하고, 선택된 page의 모든 비트라인에 상기 CSL에 인가된 전압보다 크기가 작은 전압을 인가하여 이후 읽기 전압을 인가하는 단계에서 선택된 page의 모든 셀 스트링에 전류가 흐를 수 있도록 하는 단계를 더 구비하는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
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제1항 내지 제9항 중 어느 한 항에 따른 구조를 갖는 셀 스트링에서의 읽기 방법에 있어서, 셀 스트링에 있는 n 개의 제어 전극들은 n 개의 워드 라인(WL[0] ~ WL[n-1])에 각각 연결되고, 제1 반도체 영역은 비트 라인에 연결되고 제2 반도체 영역은 공통 소스 라인(CSL)에 연결된 상태에서,(m1) 상기 스트링에서 선택된 워드 라인 (WL[k])을 제외한 모든 워드 라인에 같은 극성의 전압을 인가하고, SL[1]이나 SL[2] 중 어느 하나를 turn-on시키고, 선택된 워드 라인에는 읽기 전압(Vverify)보다 낮은 크기의 전압을 인가하고, 모든 비트 라인 및 CSL에 같은 전압을 인가하는 단계;(m2) CSL 및 선택되지 않은 비트 라인에 전압을 인가하고, 선택된 워드 라인에 읽기 전압 (Vverify)을 인가하고, SL[1]과 SL[2]를 모두 turn-on시켜 읽기 동작을 수행하는 단계;를 적어도 구비하여 상기 선택된 워드라인(WL[k])에 저장된 정보를 읽는 것을 특징으로 하는 셀 스트링에서의 읽기 방법
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