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낮은 누설전류를 갖는 ＦＩＮ 전계효과트랜지스터 및 그제조 방법
- 기술번호 : KST2015161260
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터 및 그 제조 방법에 관한 것이다. 상기 Fin 전계효과트랜지스터는 벌크 실리콘 기판, 상기 기판위에 패터닝되어 형성된 담장형 바디, 상기 기판의 표면과 상기 담장형 바디의 일정 높이까지 형성된 절연막, 상기 절연막이 형성되지 않은 상기 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막, 상기 게이트 절연막위에 형성되는 게이트 전극, 상기 게이트 전극이 형성되지 않은 상기 담장형 바디의 소정의 영역에 형성되는 소오스/드레인 영역을 포함한다. 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극 및 제2 게이트 전극이 서로 접촉되어 형성되고, 특히 일함수가 작은 제2 게이트 전극이 드레인 쪽으로 배치되도록 한다. 그 결과, 본 발명에 따른 FinFET은 게이트 전극에 일함수가 큰 물질을 사용하여 문턱전압을 증가시키되, 드레인과 겹치는 게이트 전극의 일함수를 낮춤으로써 GIDL(Gate Induced Drain Leakage)을 감소시킬 수 있게 된다. 이중/삼중-게이트, 담장형 바디, FinFET, 나노 소자, GIDL |
|---|---|
| Int. CL | B82Y 40/00 (2011.01) H01L 29/78 (2011.01) H01L 21/336 (2011.01) |
| CPC | H01L 29/7851(2013.01) H01L 29/7851(2013.01) H01L 29/7851(2013.01) H01L 29/7851(2013.01) H01L 29/7851(2013.01) H01L 29/7851(2013.01) |
| 출원번호/일자 | 1020060084370 (2006.09.01) |
| 출원인 | 경북대학교 산학협력단 |
| 등록번호/일자 | 10-0748261-0000 (2007.08.03) |
| 공개번호/일자 | |
| 공고번호/일자 | (20070809) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2006.09.01) |
| 심사청구항수 | 34 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 경북대학교 산학협력단 | 대한민국 | 대구광역시 북구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 이종호 | 대한민국 | 대구 수성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 김일환 | 대한민국 | 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩) |
| 2 | 이지연 | 대한민국 | 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 Patent Application |
2006.09.01 | 수리 (Accepted) | 1-1-2006-0635563-19 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2007.04.09 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 대리인변경신고서 Agent change Notification |
2007.05.09 | 수리 (Accepted) | 1-1-2007-0343591-06 |
| 4 | 선행기술조사보고서 Report of Prior Art Search |
2007.05.10 | 수리 (Accepted) | 9-1-2007-0027219-66 |
| 5 | 등록결정서 Decision to grant |
2007.07.19 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0388001-25 |
| 6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2018.03.26 | 수리 (Accepted) | 4-1-2018-5051994-32 |
| 7 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.06.23 | 수리 (Accepted) | 4-1-2020-5136893-04 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 벌크 실리콘 기판; 상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막; 상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극과 전기적으로 결합된 제2 게이트 전극으로 이루어지며, 상기 제2 게이트 전극은 제1 게이트 전극의 일함수보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터 |
| 2 |
2 벌크 실리콘 기판; 상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막; 상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 게이트 전극과 제2 게이트 전극의 사이에 배치되는 격리용 절연막으로 이루어지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 격리용 절연막을 개재하여 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터 |
| 3 |
3 벌크 실리콘 기판; 상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막; 상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극들로 이루어지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 및 드레인 영역 쪽에 각각 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터 |
| 4 |
4 벌크 실리콘 기판; 상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디; 전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막; 상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;을 포함하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극들, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 배치되는 격리용 절연막들로 이루어지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 및 드레인 영역 쪽에 각각 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터 |
| 5 |
5 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 절연막은 상기 기판 및 상기 담장형 바디의 측면에 형성되는 열산화막, 및 상기 열산화막위에 증착되어 해당 소자를 인접한 소자와 전기적으로 분리시키는 소자 격리막을 포함하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계 효과 트랜지스터 |
| 6 |
6 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 절연막은 상기 기판 및 상기 담장형 바디의 측면에 형성되는 열산화막, 상기 열산화막위에 형성되는 질화막, 및상기 질화막의 상부에 증착되어 해당 소자를 인접한 소자와 전기적으로 분리시키는 필드 절연막을 포함하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계 효과 트랜지스터 |
| 7 |
7 제6항에 있어서, 상기 열산화막 위에 형성되는 질화막의 두께는 2 nm ~ 200 nm 사이에서 결정되며, 상기 담장형 바디의 상부 표면에서 2 nm ~ 200 nm 사이의 범위에서 질화막을 수직방향을 식각하여 담장형 바디의 측벽을 드러나게 하고 필드 절연막의 두께는 담장형 바디의 표면 근처까지 형성된 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 8 |
8 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 높이는 상기 기판의 표면으로부터 50 nm ~ 900 nm의 범위이며, 상기 담장형 바디의 폭은 2 nm ~ 200 nm 범위에서 형성되는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 9 |
9 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 상부 표면의 모서리 부분은 원형으로 이루어진 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 10 |
10 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 폭은 담장형 바디의 표면에서 기판까지 균일하게 유지하거나 |
| 11 |
11 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 측면에 형성되는 측면 채널의 높이는 2 nm ~ 200 nm 사이의 범위에서 결정되는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 12 |
12 제1항 및 제4항 중 어느 한 항에 있어서, 상기 게이트 절연막 중 상기 담장형 바디의 측면에 형성되는 게이트 절연막의 두께는 0 |
| 13 |
13 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 측면 및 상부에 형성되는 게이트 절연막의 두께는 채널의 안쪽에서는 0 |
| 14 |
14 제1항 및 제4항 중 어느 한 항에 있어서, 상기 소스/드레인 영역의 깊이는 담장형 바디의 상부 표면으로부터 10 nm ~ 500 nm 인 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 15 |
15 제1항 및 제4항 중 어느 한 항에 있어서, 상기 게이트 전극, 금속 배선 또는 실리콘 기판 사이의 기생용량 성분을 줄이기 위해, 상기 담장형 바디의 제1 높이까지 형성되는 절연막의 두께는 50 nm ~ 700 nm 인 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 16 |
16 제1항 및 제4항 중 어느 한 항에 있어서, 금속 층과 접촉하도록 하는 콘택 영역의 크기는 담장형 바디의 폭과 유사하거나 더 크게 형성하고, 만약 콘택 영역의 크기가 담장형 바디의 폭보다 더 크게 형성된 경우 소스/드레인이 형성된 담장형 바디의 표면 및 측면의 일부에도 콘택이 형성되도록 하는 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 17 |
17 제1항 및 제4항 중 어느 한 항에 있어서, 담장형 바디의 폭은 전체적으로 균일하게 형성되거나, 또는 게이트 전극을 제외한 소스/드레인이 형성되는 영역의 담장형 바디의 폭은 게이트 전극이 형성되는 영역의 담장형 바디의 폭 보다 넓거나 좁게 형성될 수 있으며, 특히 소스/드레인이 형성되는 영역의 담장형 바디의 폭을 게이트 전극이 형성되는 영역의 담장형 바디의 폭보다 넓게 하여 소스/드레인 저항을 감소시키는 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 18 |
18 제1항 및 제4항 중 어느 한 항에 있어서, 제1 게이트 전극 및 제2 게이트 전극은 서로 같은 물질로 구성하되 불순물 도우핑 유형을 바꾸거나, 서로 다른 물질로 구성하거나, 서로 다른 물질로 구성하고 불순물 도우핑 유형을 바꾸어서, 제1 게이트 전극 및 제2 게이트 전극의 일함수가 서로 다르게 하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 19 |
19 제1항 및 제4항 중 어느 한 항에 있어서, 상기 게이트 전극은 다결정 실리콘, 다결정 SiGe, 다결정 Ge, 비정질 실리콘, 비정질 SiGe, 비정질Ge, 실리콘, 또는 반도체 재료와 금속과의 실리사이드, 각종 금속산화물, 다양한 일함수의 금속, TaN, TiN, WN와 같은 이원계 금속 중 적어도 하나 이상으로 이루어지는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 |
| 20 |
20 제1항 및 제4항 중 어느 한 항에 있어서, 상기 제2 게이트 전극의 길이는 전체 게이트 전극 길이의 1/2보다 작고 0 |
| 21 |
21 (a) 벌크 실리콘 기판에 단결정 실리콘으로 담장형 바디를 형성하는 단계; (b) 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 제1 높이까지 절연막을 형성하는 단계; (c) 상기 제1 높이 이상의 담장형 바디의 측면 및 상부 표면에 게이트 절연막을 형성하는 단계;(d) 상기 절연막 및 상기 게이트 절연막 위에 게이트 전극을 형성하되, 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극과 제2 게이트 전극으로 이루어지는 것을 특징으로 하는 단계 ;(e) 상기 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역을 제외한 나머지 영역에 소스/드레인 영역을 형성하는 단계;를 포함하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터의 제조방법 |
| 22 |
22 제21항에 있어서, 상기 (b) 절연막 형성 단계는 (b1) 상기 벌크 실리콘 기판의 표면 및 상기 담장형 바디의 표면을 열산화시켜 제1 절연막을 형성하는 단계, 및 (b2) 상기 제1 절연막위에 제2 절연막을 형성하는 단계;(b3) 상기 제2 절연막 및 제1 절연막을 상기 담장형 바디의 제1 높이까지 선택적 식각하는 단계를 구비하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터의 제조방법 |
| 23 |
23 제21항에 있어서, 상기 (b) 절연막 형성 단계는(b1) 상기 벌크 실리콘 기판의 표면 및 상기 담장형 바디의 표면을 열산화시켜 제1 절연막을 형성하는 단계;(b2) 상기 제1 절연막위에 질화막을 형성하는 단계;(b3) 상기 질화막위에 제2 절연막을 형성하는 단계; 및(b4) 상기 질화막 및 제2 절연막을 상기 담장형 바디의 제1 높이까지 선택적 식각하는 단계를 구비하는 것을 특징으로 하는 낮은 누설 전류를 갖는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 제조방법 |
| 24 |
24 제21항에 있어서, 상기 (d) 게이트 전극 형성 단계는 상기 절연막 및 상기 게이트 절연막 위에 게이트 전극을 형성하되, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극의 드레인 측면 또는 양 측면에 연결되는 제2 게이트 전극으로 이루어지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극보다 일함수가 작은 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터의 제조방법 |
| 25 |
25 제21항 내지 제24항 중 어느 한 항에 있어서, 상기 (d) 게이트 전극 형성 단계는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터의 제조 방법 |
| 26 |
26 제21항에 있어서, (a) 담장형 바디 형성 단계는, (a1) 실리콘 기판에 마스크 물질로서 산화막이나 질화막 또는 산화막과 질화막을 형성하는 단계; (a2) 상기 마스크 물질을 패터닝하여 담장형 바디용 마스크를 형성하는 단계;(a3) 상기 담장형 바디용 마스크를 이용하여 상기 실리콘 기판을 식각하여 담장형 바디를 형성하는 단계;를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법 |
| 27 |
27 제21항에 있어서, 상기 (c) 게이트 절연막 형성단계는, 상기 제1 높이 이상의 노출된 담장형 바디의 상부 표면 및 측면에 결정 방향성을 고려한 산화막 성장을 수행하여 측면의 (110) 방향이 상대적으로 더 두껍게 산화막이 성장되도록 함으로써, 담장형 바디의 상부 표면에 형성되는 게이트 절연막의 두께가 담장형 바디의 측면에 형성되는 게이트 절연막의 두께보다 얇게 형성되도록 하는 것을 특징으로 한 Fin 전계효과트랜지스터 제조방법 |
| 28 |
28 제21항에 있어서, 상기 (b) 절연막 형성 단계, 및 (c) 게이트 절연막 형성 단계는,담장형 바디를 형성하기 위해 초기에 기판 표면에 형성된 담장형 바디용 하드 마스크를 담장형 바디의 상부에 남도록 하는 단계;제1 절연막, 질화막 및 제 2절연막을 순차적으로 형성하는 단계;상기 담장형 바디의 상부에 형성된 질화막의 표면 근처까지 평탄화하는 단계;담장형 바디의 상부 표면으로부터 제1 깊이까지 상기 질화막을 선택적으로 식각하는 단계;노출된 측면의 제 1절연막을 식각하여 담장형 바디의 측면이 드러나게 하는 단계;담장형 바디의 측면이 노출된 상태에서 어닐링하는 단계;노출된 담장형 바디의 상부 표면 및 측면에 게이트 절연막을 형성하되 담장형 바디의 상부 표면에 남아있는 절연막의 두께보다 얇게 형성하는 단계;를 포함하여 담장형 바디의 상부 표면에 형성된 게이트 절연막의 두께가 담장형 바디의 측면에 형성된 게이트 절연막의 두께보다 두껍게 형성되도록 하는 것을 특징으로 한 Fin 전계효과트랜지스터 제조방법 |
| 29 |
29 제21항에 있어서, 상기 (d) 게이트 전극 형성 단계는, (d1) 게이트 절연막위에 게이트 전극 형성을 위한 다결정 실리콘막을 형성하는 단계와,(d2) 다결정 실리콘막을 고농도의 p+로 도우핑하는 단계와,(d3) 도우핑된 다결정 실리콘막 위에 일정 두께의 절연막을 형성하는 단계와,(d4) 사진식각공정을 이용하여 상기 절연막 및 상기 다결정 실리콘막을 식각하여 패터닝하는 단계와,(d5) 상기 p+ 도핑된 다결정 실리콘막의 측면을 n+로 카운터 도우핑하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법 |
| 30 |
30 제29항에 있어서, 상기 (d5) 카운터 도우핑 단계는, 카운터 도우핑 하기 전에, 패터닝된 상기 다결정 실리콘막 위에 형성된 절연막의 중심을 기준으로 하여 소스가 될 액티브 영역을 포토리지스트로 가리는 단계를 더 구비하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조 방법 |
| 31 |
31 제21항에 있어서, 상기 (d) 게이트 전극 형성 단계는,(d1) 게이트 전극 형성을 위한 다결정 실리콘막을 게이트 절연막위에 형성하는 단계;(d2) 다결정 실리콘막을 고농도의 p+로 도우핑하는 단계;(d3) 도우핑된 다결정 실리콘막위에 일정 두께의 절연막을 형성하는 단계;(d4) 게이트 전극용 마스크를 이용하여 상기 절연막 및 상기 다결정 실리콘막을 식각하여 패터닝하는 단계;(d5) 얇은 두께의 질화막을 증착하고 비등방 식각하여 질화막 스페이서를 형성하여 다결정실리콘막의 측면을 가리는 단계; (d6) 소스/드레인 영역에 일정 두께의 산화막을 성장하는 단계; (d7) 상기 질화막 스페이서를 제거하여 p+ 다결정 실리콘의 측면이 드러나게 하는 단계; (d8) 다결정 실리콘 위에 형성된 절연막의 중심을 기준으로 소스 영역을 포토리지스트로 가리는 단계; (d9) 노출된 p+ 다결정 실리콘의 측면을 n+로 카운터 도우핑하는 단계;를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법 |
| 32 |
32 제21항에 있어서, 상기 (e) 소스/드레인 영역 형성 단계는,(e1) 게이트 전극 형성된 후, LDD (Lightly Doped Drain)를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하거나, 일정 두께의 절연막을 스페이서로 형성한 후 LDD를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하는 단계와,(e2) 절연막을 이용한 스페이서를 형성하는 단계와,(e3) 이온주입이나 플라즈마 도우핑을 수행하여 n+ HDD (Heavily Doped Drain) 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법 |
| 33 |
33 제21항에 있어서, 상기 (e) 소스/드레인 영역 형성 단계는, 게이트 전극이 형성된 후 LDD 없이 이온주입이나 플라즈마 도우핑을 수행하여 HDD를 형성하거나, 또는 게이트 다결정실리콘이 형성된 후 절연체를 이용한 스페이서를 형성하고 LDD 없이 이온주입이나 플라즈마 도우핑을 수행하여 HDD를 형성하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법 |
| 34 |
34 (a) 벌크 실리콘 기판에 단결정 실리콘으로 이루어진 담장형 바디를 형성하는 단계와, (b) 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 상부 표면 근처까지 제 1절연막 및 제 2절연막을 순차적으로 형성하는 단계와, (c) 상기 담장형 바디의 표면에 제 3절연막을 형성하는 단계와,(d) 상기 제 3절연막 위에 선택적 식각성이 있는 제 4절연막 또는 반도체막을 형성하는 단계와,(e) 게이트를 열어주는 마스크를 이용하여 포토리지스트 패턴을 형성하는 단계와,(f) 상기 패턴을 이용하여 상기 제 4 절연막 또는 반도체 막을 식각하고 순차적으로 제 3절연막을 식각하는 단계와,(g) 상기 제 1, 2 절연막을 바디의 표면에서 일정 깊이까지 수직으로 식각하는 단계와,(h) 상기 포토리지스트 패턴을 제거하는 단계와,(i) 상기 노출된 담장형 바디의 표면 및 일부 측면에 희생 산화막을 성장하는 단계와,(j) 채널 이온주입을 하고 어닐링을 수행하는 단계와,(k) 상기 희생 산화막을 제거하고 표면특성 개선을 위한 어닐링 단계와,(l) 게이트 절연막을 형성하는 단계와,(m) 게이트 전극을 위한 다결정실리콘막을 증착하고, 게이트 전극용 마스크를 이용하여 상기 다결정실리콘막을 패터닝하여 게이트 전극을 형성하는 단계와,(n) 상기 게이트 전극을 p+ 도우핑하는 단계와,(o) 상기 제 4절연막 또는 반도체 막을 제거하는 단계와,(p) 상기 제 1, 2 절연막을 담장형 바디의 표면에서 일정 깊이로 식각하여 게이트 전극의 측면을 노출시키는 단계와,(q) 드레인 방향에 있는 게이트 전극의 측벽만 n+로 카운터 도우핑하는 단계와,(r) 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역 외의 나머지 영역에 소스/드레인 영역을 형성하는 단계,를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US07906814 | US | 미국 | FAMILY |
| 2 | US20100270619 | US | 미국 | FAMILY |
| 3 | WO2008026859 | WO | 세계지적재산권기구(WIPO) | FAMILY |
DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US2010270619 | US | 미국 | DOCDBFAMILY |
| 2 | US7906814 | US | 미국 | DOCDBFAMILY |
| 3 | WO2008026859 | WO | 세계지적재산권기구(WIPO) | DOCDBFAMILY |
| 국가 R&D 정보가 없습니다. |
|---|
| 공개전문 정보가 없습니다 |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-0748261-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20060901 출원 번호 : 1020060084370 공고 연월일 : 20070809 공고 번호 : 특허결정(심결)연월일 : 20070719 청구범위의 항수 : 34 유별 : H01L 29/78 발명의 명칭 : 낮은 누설전류를 갖는 ＦＩＮ 전계효과트랜지스터 및 그제조 방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 경북대학교 산학협력단 대구광역시 북구... |
| 2 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
| 2 |
(의무자) 경북대학교 산학협력단 대구광역시 북구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 958,500 원 | 2007년 08월 03일 | 납입 |
| 제 4 년분 | 금 액 | 788,000 원 | 2010년 07월 29일 | 납입 |
| 제 5 년분 | 금 액 | 788,000 원 | 2011년 08월 04일 | 납입 |
| 제 6 년분 | 금 액 | 788,000 원 | 2012년 08월 01일 | 납입 |
| 제 7 년분 | 금 액 | 1,392,000 원 | 2013년 07월 17일 | 납입 |
| 제 8 년분 | 금 액 | 1,392,000 원 | 2014년 07월 11일 | 납입 |
| 제 9 년분 | 금 액 | 1,392,000 원 | 2015년 07월 30일 | 납입 |
| 제 10 년분 | 금 액 | 2,110,000 원 | 2016년 02월 12일 | 납입 |
| 제 11 년분 | 금 액 | 2,110,000 원 | 2017년 07월 24일 | 납입 |
| 제 12 년분 | 금 액 | 1,055,000 원 | 2018년 07월 20일 | 납입 |
| 제 13 년분 | 금 액 | 1,115,000 원 | 2019년 08월 02일 | 납입 |
| 제 14 년분 | 금 액 | 1,148,450 원 | 2020년 08월 20일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 | 2006.09.01 | 수리 (Accepted) | 1-1-2006-0635563-19 |
| 2 | 선행기술조사의뢰서 | 2007.04.09 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 대리인변경신고서 | 2007.05.09 | 수리 (Accepted) | 1-1-2007-0343591-06 |
| 4 | 선행기술조사보고서 | 2007.05.10 | 수리 (Accepted) | 9-1-2007-0027219-66 |
| 5 | 등록결정서 | 2007.07.19 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0388001-25 |
| 6 | 출원인정보변경(경정)신고서 | 2018.03.26 | 수리 (Accepted) | 4-1-2018-5051994-32 |
| 7 | 출원인정보변경(경정)신고서 | 2020.06.23 | 수리 (Accepted) | 4-1-2020-5136893-04 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1345059726 |
|---|---|
| 세부과제번호 | kotefhunic07-A-07 |
| 연구과제명 | 순환형신산학혁신체계구축사업 |
| 성과구분 | 등록 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 교육인적자원부 |
| 연구주관기관명 | 경북대학교 |
| 성과제출연도 | 2007 |
| 연구기간 | 200409~200908 |
| 기여율 | 0.33333334 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | 기타 |
| 과제고유번호 | 1410055643 |
|---|---|
| 세부과제번호 | 반도체34 |
| 연구과제명 | 안장형태의채널구조를갖는SONOS플래쉬메모리소자개발 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가원 |
| 연구주관기관명 | 경북대학교 |
| 성과제출연도 | 2006 |
| 연구기간 | 200609~200708 |
| 기여율 | 0.33333334 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415081500 |
|---|---|
| 세부과제번호 | kotefsanhak07-A-07 |
| 연구과제명 | 순환형신산학혁신체계구축사업 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가원 |
| 연구주관기관명 | 경북대학교 |
| 성과제출연도 | 2007 |
| 연구기간 | 200409~200908 |
| 기여율 | 0.33333334 |
| 연구개발단계명 | 기타 |
| 6T분류명 | 기타 |
특허성과
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