| 1 |
1
기판;상기 기판 위에 형성되되 전기적으로 서로 격리된 복수개의 하부 전극들;상기 하부 전극들의 위에 형성된 하부 게이트 절연막; 상기 하부 게이트 절연막의 위에 형성된 바디;상기 바디위의 제1 영역에 형성된 제1 상부 전극;상기 바디위의 제2 영역에 형성되되 상기 제1 상부 전극으로부터 일정 거리 이격되어 형성된 제2 상부 전극; 상기 바디위에 형성되거나 바디, 제1 및 제2 상부 전극 위에 형성되되, 상부 게이트 절연막을 사이에 두고 형성된 상부 게이트 전극; 을 구비하고, 상기 하부 전극들의 상부 표면은 상기 하부 게이트 절연막과 접촉되며, 적어도 하나의 하부 전극이 다른 하부 전극들의 바닥 및 적어도 한 측면을 감싸는 구조로 형성된 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 2 |
2
제1항에 있어서, 다른 하부 전극의 바닥을 둘러싸는 하부 전극은 절연막에 의해 상기 기판과 분리되거나, 웰(well) 형태로 형성되어 기판과 전기적으로 분리된 것을 특징으로 하는 재구성 가능한 전자소자
|
| 3 |
3
기판;상기 기판 위에 형성되되 상기 기판과 전기적으로 서로 격리된 하나 또는 둘 이상의 하부 전극들;상기 기판의 일부 영역 및 상기 하부 전극들의 위에 형성된 하부 게이트 절연막; 상기 하부 게이트 절연막의 위에 형성된 바디;상기 바디위의 제1 영역에 형성된 제1 상부 전극;상기 바디위의 제2 영역에 형성되되 상기 제1 상부 전극으로부터 일정 거리 이격되어 형성된 제2 상부 전극; 상기 바디위에 형성되거나 바디, 제1 및 제2 상부 전극 위에 형성되되, 상부 게이트 절연막을 사이에 두고 형성된 상부 게이트 전극; 을 구비하고, 상기 하부 전극의 상부 표면 및 상기 기판의 일부 영역의 상부 표면은 상기 하부 게이트 절연막과 접촉되며, 상기 기판이 하부 전극들의 바닥 및 적어도 한 측면을 감싸는 구조로 형성된 것을 특징으로 하며,상기 기판이 하부 전극으로 동작되는 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 4 |
4
제1항 내지 제2항 중 어느 한 항에 있어서, 다른 하부 전극의 바닥을 둘러싸는 하부 전극은 상기 다른 하부 전극들과 일함수 또는 전도도가 다른 것을 특징으로 하는 재구성 가능한 전자소자
|
| 5 |
5
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 상부 게이트 절연막은 바디의 일부 또는 전 영역위에 형성되거나, 바디 및 상기 제1 상부 전극과 제2 상부 전극의 일부 또는 전 영역 위에 형성된 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 6 |
6
제1항 내지 제2항 중 어느 한 항에 있어서, 다른 하부 전극에 의해 바닥이 둘러싸이는 하부 전극은 전기적으로 플로팅된 것을 특징으로 하는 재구성 가능한 전자소자
|
| 7 |
7
제1항 내지 제2항 중 어느 한 항에 있어서, 각 하부 전극들의 사이에 위치한 전극간 절연막을 더 구비하고, 상기 하부 게이트 절연막은 하부 전극들의 상부 표면과 전극간 절연막의 상부 표면에 형성된 것을 특징으로 하는 재구성 가능한 전자소자
|
| 8 |
8
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 하부 게이트 절연막은 강유전체 물질로 구성되어, 하부 전극들에 인가된 전압에 따라 프로그램(program) 또는 이레이져(erase)가 가능하도록 한 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 9 |
9
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 하부 게이트 절연막은 적어도 2 층 이상의 절연막들로 구성되되 인접한 층들은 서로 다른 에너지 밴드갭 또는 유전상수를 갖는 물질로 구성된 것을 특징으로 하며, 상기 하부 게이트 절연막을 구성하는 절연막들 중 적어도 한 층의 절연막은 전하를 저장할 수 있는 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 10 |
10
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 재구성 가능한 전자 소자는 상기 바디와 상부 게이트 절연막 사이에 이들 간의 계면 특성을 향상시키기 위한 버퍼층을 더 구비하는 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 11 |
11
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 상부 게이트 전극의 양측의 단부들은 상부 게이트 절연막을 사이에 두고 상기 제1 상부 전극과 제2 상부 전극의 단부들과 정렬되도록 구성되거나, 상부 게이트 절연막을 사이에 두고 상기 제1 상부 전극과 제2 상부 전극의 일부 또는 전부와 겹치도록 구성된 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 12 |
12
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 바디는 1차원 나노 물질, 2차원 나노물질, 금속 산화물 박막, 게르마늄(Ge) 박막, SiGe 박막, 실리콘 박막,Ⅲ-Ⅴ족 화합물 반도체 박막, Ⅱ-Ⅵ 족 화합물 반도체 박막 중 하나로 구성된 것을 특징으로 하는 재구성 가능한 전자 소자
|
| 13 |
13
제1항 내지 제2항 중 어느 한 항에 따른 재구성 가능한 전자 소자의 동작 방법에 있어서, 하부 전극들에 전압을 인가하여 하부 게이트 절연막이 프로그램 또는 이레이져되도록 하는 것을 특징으로 하며, 상기 프로그램 또는 이레이져의 정도는 상기 하부 전극들에 인가된 전압의 크기 또는 시간에 의해 결정되도록 하는 것을 특징으로 하는 재구성 가능한 전자 소자의 동작 방법
|
| 14 |
14
제13항에 있어서, 하부 전극들에 인가되는 전압을 조절하여, 제1 상부 전극의 하부에 위치한 하부 게이트 절연막과 제2 상부 전극의 하부에 위치한 하부 게이트 절연막에 대한 프로그램 또는 이레이져 정도를 달리하거나, 제1 상부 전극의 하부에 위치한 하부 게이트 절연막과 제2 상부 전극의 하부에 위치한 하부 게이트 절연막 중 하나는 프로그램하고 다른 하나는 이레이져하는 것을 특징으로 하는 재구성 가능한 전자 소자의 동작 방법
|
| 15 |
15
제13항에 있어서, 상기 제1 상부 전극 및 제2 상부 전극 하부에 위치한 제1 및 제2 하부 전극에 같은 전압을 인가하여 하부 게이트 절연막에 대한 프로그램 또는 이레이져를 수행하는 것을 특징으로 하는 재구성 가능한 전자 소자의 동작방법
|
| 16 |
16
제13항에 있어서, 상기 프로그램 또는 이레이져를 수행함에 있어, 상기 제1 상부 전극과 제2 상부 전극에 같은 전압(0V 포함)을 인가하거나, 상기 상부 게이트 전극에 전압을 인가하되 제1 상부 전극과 제2 상부 전극 사이에 전류가 흐르지 않도록 하거나, 상기 상부 게이트 전극에 전압을 인가하되 제1 상부 전극과 제2 상부 전극 사이에 전류가 흐르도록 하는 것을 특징으로 하는 재구성 가능한 전자 소자의 동작방법
|
| 17 |
17
제13항에 있어서, 상기 프로그램 또는 이레이져를 수행하기 전에 상부 게이트 전극에 특정 전압을 인가하거나 빛을 인가하는 것을 특징으로 하는 재구성 가능한 전자 소자의 동작방법
|
| 18 |
18
제13항에 있어서, 제1 및 제2 상부 전극 아래에 각각 위치한 하부 전극에 전압을 조절하여 상기 하부 전극 위에 있는 바디의 한쪽은 정공이 다른 한쪽은 전자가 유기되도록 하여 p-n 또는 n-p 다이오드로 동작시키거나, 제1 및 제2 상부 전극 아래에 있는 하부 전극 사이에 추가의 하부 전극이 있는 경우, 이 전극의 전압을 조절하여 이 하부 전극 위의 바디에 중성을 유지하거나 전자 또는 정공을 유기하여 p-n 또는 n-p 다이오드로 동작시키는 것을 특징으로 하는 재구성 가능한 전자 소자의 동작방법
|
| 19 |
19
제13항에 있어서, 제1 및 제2 상부 전극의 아래에 위치한 하부 전극들에 인가되는 전압을 조절하여, 바디에 전자층을 유기하여 n형 MOSFET으로 동작시키거나, 바디에 정공층을 유기하여 p형 MOSFET으로 동작시키거나,제1 및 제2 상부 전극 아래에 있는 하부 전극 사이에 추가의 하부 전극이 있는 경우, 이 전극의 전압을 조절하여 이 하부 전극 위의 바디에 중성을 유지하거나 전자 또는 정공을 유기하여 MOSFET의 문턱전압을 변화시켜 동작시키는 것을 특징으로 하는 재구성 가능한 전자 소자의 동작방법
|
