| 1 |
1
반도체 기판에 채널영역을 사이에 두고 양측에 형성된 P+ 영역과 N+ 영역;상기 채널영역 상에 게이트 절연막을 사이에 두고 형성된 게이트; 및상기 게이트의 적어도 일 측벽과 상기 채널영역 상에 형성된 실리콘 산화막보다 높은 유전율을 갖는 고유전율 측벽 스페이서를 포함하여 구성된 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터
|
| 2 |
2
제 1 항에 있어서,상기 고유전율 측벽 스페이서는 상기 P+ 영역과 N+ 영역 중 하나와 상기 채널영역 사이의 PN 접합 위에 형성된 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터
|
| 3 |
3
제 1 항에 있어서,상기 고유전율 측벽 스페이서는 상기 게이트의 양 측벽과 상기 채널영역 상에 좌, 우 측벽 스페이서로 형성된 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터
|
| 4 |
4
제 3 항에 있어서,상기 좌, 우 측벽 스페이서 중 하나는 상기 P+ 영역과 N+ 영역 중 하나와 상기 채널영역 사이의 PN 접합 위에 형성된 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터
|
| 5 |
5
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 고유전율 측벽 스페이서는 알루미늄 산화막(Al203), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈 산화막(Ta2O6), 바륨 산화막(BaO), 비스무스 산화막(Bi2O2), 마그네슘 산화막(MgO) 및 실리콘 질화막(Si3N4) 중에 어느 하나로 형성된 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터
|
| 6 |
6
제 5 항에 있어서,상기 반도체 기판은 SOI 기판 또는 벌크 실리콘 기판인 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터
|
| 7 |
7
반도체 기판에 게이트 절연막 및 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 1 단계;상기 반도체 기판에 실리콘 산화막보다 유전율이 높은 제 1 측벽 스페이서 물질을 일정 두께로 증착하고, 비등방성 식각으로 상기 게이트의 양측에 좌, 우 측벽 스페이서를 형성하는 제 2 단계;상기 반도체 기판에 마스크 물질을 증착하고 상기 좌, 우 측벽 스페이서 중 하나와 상기 게이트의 일측이 보이도록 식각하여 제 1 마스크를 형성하는 제 3 단계;상기 제 1 마스크를 도핑 마스크로 사용하며 상기 좌, 우 측벽 스페이서 중 하나의 일측과 인접된 상기 반도체 기판에 불순물을 주입하여 P+ 또는 N+ 영역을 형성하는 제 4 단계;상기 제 1 마스크를 제거 후 상기 반도체 기판에 상기 마스크 물질을 다시 증착하고 상기 좌, 우 측벽 스페이서 중 다른 하나와 상기 게이트의 타측이 보이도록 식각하여 제 2 마스크를 형성하는 제 5 단계; 및상기 제 2 마스크를 도핑 마스크로 사용하며 상기 좌, 우 측벽 스페이서 중 다른 하나의 일측과 인접된 상기 반도체 기판에 상기 불순물과 반대 타입의 불순물을 주입하여 N+ 또는 P+ 영역을 형성한 후 상기 제 2 마스크를 제거하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터의 제조방법
|
| 8 |
8
제 7 항에 있어서,상기 제 4 단계 또는 상기 제 6 단계 이후에 주입된 불순물을 확산시켜 상기 좌, 우 측벽 스페이서 중 하나가 상기 P+ 영역과 상기 N+ 영역 중 하나와 상기 채널영역 사이의 PN 접합 위에 형성되도록 온도공정을 더 실시하는 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터의 제조방법
|
| 9 |
9
반도체 기판에 게이트 절연막 및 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 1 단계;상기 반도체 기판에 마스크 물질을 증착하고 상기 게이트의 일측이 보이도록 식각하여 제 1 마스크를 형성하는 제 2 단계;상기 반도체 기판에 실리콘 산화막보다 유전율이 높은 측벽 스페이서 물질을 일정 두께로 증착하고, 비등방성 식각으로 상기 게이트의 일측에 측벽 스페이서를 형성하는 제 3 단계;상기 제 1 마스크를 도핑 마스크로 사용하며 상기 측벽 스페이서의 일측과 인접된 상기 반도체 기판에 불순물을 주입하여 P+ 또는 N+ 영역을 형성하는 제 4 단계;상기 제 1 마스크를 제거 후 상기 반도체 기판에 상기 마스크 물질을 다시 증착하고 상기 게이트의 타측이 보이도록 식각하여 제 2 마스크를 형성하는 제 5 단계; 및상기 제 2 마스크를 도핑 마스크로 사용하며 상기 게이트의 타측과 인접된 상기 반도체 기판에 상기 불순물과 반대 타입의 불순물을 주입하여 N+ 또는 P+ 영역을 형성한 후 상기 제 2 마스크를 제거하는 제 6 단계를 포함하여 구성된 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터의 제조방법
|
| 10 |
10
제 9 항에 있어서,상기 제 4 단계 이후에 주입된 불순물을 확산시켜 상기 측벽 스페이서가 상기 P+ 또는 N+ 영역과 상기 채널영역 사이의 PN 접합 위에 형성되도록 온도공정을 더 실시하는 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터의 제조방법
|
| 11 |
11
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,상기 측벽 스페이서 물질은 알루미늄 산화막(Al203), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 탄탈 산화막(Ta2O6), 바륨 산화막(BaO), 비스무스 산화막(Bi2O2), 마그네슘 산화막(MgO) 및 실리콘 질화막(Si3N4) 중에 어느 하나인 것을 특징으로 하는 고유전율 측벽 스페이서를 갖는 터널링 전계효과 트랜지스터의 제조방법
|
