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수직 양자점을 갖는 단전자 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015159845
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수직 채널 양단에 형성된 사이드 게이트(측벽 게이트)에 의하여 전기적으로 터널링 장벽을 유도하여 수직 채널 가운데 양자점을 형성할 수 있게 됨으로써, 수직 채널 구조를 갖는 MOSFET과 공정의 호환성을 높여 동시 집적이 가능하게 되었고, 제 1 게이트 절연막을 산화공정이나 측벽공정에 의하여 두껍게 형성하고, 컨트롤 게이트의 단면적을 산화공정으로 얼마든지 줄일 수 있게 됨에 따라, 상온에서도 단전자 트랜지스터의 동작 특성이 나올 수 있게 한 효과가 있다. 수직 채널, 양자점, 단전자 트랜지스터, SET
Int. CL H01L 29/06 (2006.01)
CPC H01L 29/7613(2013.01) H01L 29/7613(2013.01) H01L 29/7613(2013.01)
출원번호/일자 1020080005253 (2008.01.17)
출원인 재단법인서울대학교산학협력재단
등록번호/일자 10-0966264-0000 (2010.06.18)
공개번호/일자 10-2009-0079348 (2009.07.22) 문서열기
공고번호/일자 (20100628) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.01.17)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 이정업 대한민국 충북 청주시 흥덕구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2008.01.17 수리 (Accepted) 1-1-2008-0039615-40
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
3 선행기술조사의뢰서
Request for Prior Art Search
2009.06.08 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2009.07.10 수리 (Accepted) 9-1-2009-0039663-19
5 의견제출통지서
Notification of reason for refusal
2009.12.07 발송처리완료 (Completion of Transmission) 9-5-2009-0504487-58
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2010.02.05 수리 (Accepted) 1-1-2010-0079794-89
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2010.02.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0079775-11
8 등록결정서
Decision to grant
2010.05.26 발송처리완료 (Completion of Transmission) 9-5-2010-0220924-40
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
SOI 기판의 매몰산화막 상부에 일정 폭과 높이를 갖고 길이 방향으로 패턴된 실리콘층과; 상기 실리콘층의 수직 측면에 형성된 제 1 게이트 절연막과; 상기 실리콘층과 이웃하여 상기 제 1 게이트 절연막을 사이에 두고 상기 매몰산화막 상부에 형성된 컨트롤 게이트와; 상기 컨트롤 게이트를 3면으로 감싸며 형성된 제 2 게이트 절연막과; 상기 실리콘층과 이웃하여 상기 제 1 게이트 절연막을 사이에 두고 상기 제 2 게이트 절연막에 접하며 상기 컨트롤 게이트 양측의 상기 매몰산화막 상부에 형성된 제 1 및 제 2 측벽 게이트를 포함하여 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터
2 2
제 1 항에 있어서, 상기 제 1 게이트 절연막과 상기 컨트롤 게이트 사이 그리고 상기 제 1 게이트 절연막과 상기 제 1, 2 측벽 게이트 사이에는 절연막 측벽 스페이서가 더 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터
3 3
제 1 항에 있어서, 상기 제 1 게이트 절연막은 상기 실리콘층의 수직 측면에 형성된 절연막 측벽 스페이서인 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 실리콘층의 상부에는 하나 이상의 절연막층이 더 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터
5 5
제 4 항에 있어서, 상기 절연막층은 상기 실리콘층 상부로부터 산화막층 및 질화막층을 포함하는 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터
6 6
제 4 항에 있어서, 상기 컨트롤 게이트 및 상기 제 1, 2 측벽 게이트는 상기 실리콘층을 중심으로 양측에 대칭적으로 형성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터
7 7
SOI 기판의 매몰산화막 상부에 있는 실리콘층을 일정 폭과 높이를 갖고 길이 방향으로 패턴하여 액티브를 형성하는 제 1 단계와; 상기 패턴된 액티브 실리콘층의 수직 측면에 제 1 게이트 절연막을 형성하는 제 2 단계와; 상기 기판 전면에 게이트 물질을 증착하는 제 3 단계와; 상기 기판 전면에 절연성 물질을 증착하여 평탄화하는 제 4 단계와; 상기 절연성 물질을 미세 패턴하고 이를 마스크로 하여 상기 게이트 물질을 식각하여 컨트롤 게이트를 형성하는 제 5 단계와; 상기 절연성 물질 마스크를 제거하고 상기 컨트롤 게이트의 3면에 제 2 게이트 절연막을 형성하는 제 6 단계와; 상기 기판 전면에 상기 게이트 물질을 증착하고 식각하여 상기 컨트롤 게이트 양측에 제 1 및 제 2 측벽 게이트를 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
8 8
제 7 항에 있어서, 상기 제 1 단계는, 상기 실리콘층이 일정 두께(높이)를 갖도록 SOI 기판에 산화공정을 수행하는 단계와; 상기 산화공정으로 형성된 산화막 상부에 질화막, 실리콘계 물질 및 마스크 물질을 순차적으로 적층하는 단계와; 상기 마스크 물질로 마스크를 형성하여 이를 기초로 상기 실리콘계 물질을 식각하고, 상기 실리콘계 물질 식각으로 형성된 패턴을 마스크로 상기 질화막 및 상기 산화막을 순차적으로 식각하고, 상기 질화막 식각으로 형성된 패턴을 마스크로 상기 실리콘층을 식각하여 액티브를 형성하는 단계로 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
9 9
제 7 항에 있어서, 상기 제 2 단계의 제 1 게이트 절연막 형성은 산화공정 또는 측벽공정에 의한 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
10 10
제 7 항에 있어서, 상기 제 5 단계는, 상기 절연성 물질을 미세 패턴으로 식각하는 단계와; 상기 절연성 물질의 미세 패턴을 마스크로 하여 상기 게이트 물질을 식각하는 단계와; 상기 절연성 물질 마스크를 일부 식각하여 상기 게이트 물질이 드러나게 하는 단계와; 상기 드러난 게이트 물질을 식각하여 상기 액티브 실리콘층을 중심으로 양측에 대칭적으로 상기 컨트롤 게이트를 형성하는 단계로 구성된 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
11 11
제 10 항에 있어서, 상기 제 3 단계 및 상기 제 7 단계의 게이트 물질은 비정질 실리콘, 다결정 실리콘 및 도전성 물질 중에서 선택된 어느 하나이고, 상기 제 4 단계의 절연성 물질은 HSQ인 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
12 12
제 7 항 내지 제 11 항 중 어느 하나에 있어서, 상기 제 2 단계와 상기 제 3 단계 사이에는 상기 기판 전면에 절연막을 증착하고 비등방성으로 식각하여 상기 제 1 게이트 절연막과 상기 게이트 물질 사이에 절연막 측벽 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
13 13
제 12 항에 있어서, 상기 제 7 단계 이후에, 상기 기판 전면에 상기 절연막을 다시 증착하고 비등방성으로 식각하여 상기 절연막 측벽 스페이서와 상기 제 1 및 제 2 측벽 게이트에 각각 접하며 제 2의 절연막 측벽 스페이서를 형성하는 단계와; 상기 기판에 일정 각도로 불순물 이온주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
14 14
제 13 항에 있어서, 상기 불순물 이온주입 각도는 기판으로부터 5 내지 45 도인 것을 특징으로 하는 수직 양자점을 갖는 단전자 트랜지스터의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.