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들려진 드레인 영역을 갖는 터널링 전계효과 트랜지스터(TUNNEL FIELD-EFFECT TRANSISTOR WITH RAISED DRAIN REGION)

  • 기술번호 : KST2016015189
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 소스 영역보다 들려져 돌출된 드레인 영역을 형성하여 양방향 전류 발생 문제 해결은 물론 핀(fin) 바디를 이루는 하부 반도체층을 상부 반도체층보다 밴드갭이 작은 반도체 물질로 형성하여 낮은 구동전류의 문제를 해결할 수 있고, 상부 반도체층에 드레인 영역 밑으로 바디 도핑층을 더 형성함으로써, 게이트와 드레인 사이에 커패시턴스가 증가하지 못하도록 하여 인버터 회로 구성시 출력특성 열화 문제를 개선할 수 있는 터널링 전계효과 트랜지스터를 제공한다.
Int. CL H01L 29/78 (2006.01) H01L 29/73 (2006.01)
CPC H01L 29/7311(2013.01) H01L 29/7311(2013.01) H01L 29/7311(2013.01)
출원번호/일자 1020150018348 (2015.02.06)
출원인 서울대학교산학협력단
등록번호/일자
공개번호/일자 10-2016-0096815 (2016.08.17) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.02.06)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 권대웅 대한민국 서울특별시 서초구
3 김현우 대한민국 서울특별시 관악구
4 김장현 대한민국 서울특별시 관악구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2015.02.06 수리 (Accepted) 1-1-2015-0127563-93
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
4 선행기술조사의뢰서
Request for Prior Art Search		 2015.11.10 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2016.01.08 수리 (Accepted) 9-1-2016-0001535-92
6 의견제출통지서
Notification of reason for refusal		 2016.05.23 발송처리완료 (Completion of Transmission) 9-5-2016-0370731-82
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.07.21 수리 (Accepted) 1-1-2016-0708129-42
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.07.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0708076-10
9 등록결정서
Decision to grant		 2016.11.29 발송처리완료 (Completion of Transmission) 9-5-2016-0861494-38
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판의 절연층;상기 절연층 상의 하부 반도체층 일측에 형성된 소스 영역;상기 소스 영역에서 일정거리 이격 되어 상기 하부 반도체층 상에 하나 이상의 상부 반도체층이 돌출되게 적층 형성되고, 상기 상부 반도체층 중 최상의 반도체층에 상기 소스 영역과 반대 도전형으로 형성된 드레인 영역;상기 소스 영역과 상기 드레인 영역 사이에 상기 상부 반도체층 및 상기 하부 반도체층의 측벽 및 상기 하부 반도체층의 핀에 형성된 채널 영역; 및상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되,상기 상부 반도체층은 상기 드레인 영역으로부터 수직으로 일정 거리 떨어진 도핑 깊이에 수직으로 일정 도핑 폭을 갖는 부분적인 바디 도핑층이 더 형성되고,상기 게이트는 상기 바디 도핑층의 측벽을 포함한 상기 채널 영역 상에 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
2 2
제 1 항에 있어서,상기 하부 반도체층은 상기 상부 반도체층보다 밴드갭이 작은 반도체 물질로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
3 3
제 1 항에 있어서,상기 절연층은 매몰 산화막이고,상기 하부 반도체층은 실리콘(Si) 또는 실리콘게르마늄(SiGe)으로 형성되고상기 상부 반도체층은 하나의 실리콘(Si)으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
4 4
삭제
5 5
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 게이트는 상기 하부 반도체층의 핀을 감싸며 상기 상부 반도체층, 상기 바디 도핑층 및 상기 하부 반도체층의 측벽 상에 측벽 게이트로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 서울대학교산학협력단 전자정보디바이스산업원천기술개발사업(반도체공정장비) 0.7 V 이하 저전압 구동을 위한 Post-CMOS 미래 반도체소자 원천기술 개발