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능동 소자를 구비하는 전자기 밴드갭 구조물, 이를 포함하는 반도체 칩 및 전자기 밴드갭 구조물의 제조 방법
- 기술번호 : KST2014047099
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 전자기 밴드갭 구조물은 반도체 기판, MOS 커패시터, 제1 전력 전달 층 및 제2 전력 전달 층을 포함한다. MOS 커패시터는 반도체 기판의 표면에 형성된다. 제1 전력 전달 층은 반도체 기판의 MOS 커패시터가 형성되는 영역의 상부에 배치되며, 교번적으로 배열되는 복수의 제1 접지 라인들 및 복수의 제1 전원 라인들을 구비한다. 제2 전력 전달 층은 제1 전력 전달 층의 상부에 배치되며, 교번적으로 배열되는 복수의 제2 접지 라인들 및 복수의 제2 전원 라인들을 구비한다. 복수의 제1 접지 라인들과 복수의 제2 접지 라인들은 전기적으로 연결되며, 복수의 제1 전원 라인들과 복수의 제2 전원 라인들은 전기적으로 연결된다. |
|---|---|
| Int. CL | H01L 21/768 (2006.01) |
| CPC | H05K 1/0236(2013.01) H05K 1/0236(2013.01) |
| 출원번호/일자 | 1020100132982 (2010.12.23) |
| 출원인 | 한국과학기술원 |
| 등록번호/일자 | 10-1198928-0000 (2012.11.01) |
| 공개번호/일자 | 10-2012-0071435 (2012.07.03) 문서열기 |
| 공고번호/일자 | (20121107) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2010.12.23) |
| 심사청구항수 | 13 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대한민국 | 대전광역시 유성구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 김정호 | 대한민국 | 대전광역시 유성구 |
| 2 | 황철순 | 대한민국 | 대전광역시 유성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박영우 | 대한민국 | 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대전광역시 유성구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2010.12.23 | 수리 (Accepted) | 1-1-2010-0850380-10 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2011.07.12 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2011.08.12 | 수리 (Accepted) | 9-1-2011-0067298-17 |
| 4 | 의견제출통지서 Notification of reason for refusal |
2012.03.20 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0160587-39 |
| 5 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2012.04.24 | 수리 (Accepted) | 1-1-2012-0327983-87 |
| 6 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2012.04.24 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2012-0327981-96 |
| 7 | 등록결정서 Decision to grant |
2012.10.30 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0650636-94 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 반도체 기판;상기 반도체 기판의 표면에 형성되는 MOS(Metal Oxide Semiconductor) 커패시터;상기 MOS 커패시터가 형성되는 영역의 상부에 배치되며, 교번적으로 배열되는 복수의 제1 접지 라인들 및 복수의 제1 전원 라인들을 구비하는 제1 전력 전달 층; 및상기 제1 전력 전달 층의 상부에 배치되며, 교번적으로 배열되는 복수의 제2 접지 라인들 및 복수의 제2 전원 라인들을 구비하는 제2 전력 전달 층을 포함하고,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들은 전기적으로 연결되며, 상기 복수의 제1 전원 라인들과 상기 복수의 제2 전원 라인들은 전기적으로 연결되며,상기 복수의 제1 접지 라인들은 복수의 제1 하부 접지 라인들 및 복수의 제1 상부 접지 라인들을 포함하고, 상기 복수의 제1 전원 라인들은 복수의 제1 하부 전원 라인들 및 복수의 제1 상부 전원 라인들을 포함하며,상기 제1 전력 전달 층은, 상기 반도체 기판 상에서 제1 방향으로 각각 연장되고 상기 제1 방향과 수직인 제2 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제1 하부 접지 라인들 및 상기 복수의 제1 하부 전원 라인들을 구비하는 제1 하부 배선 층; 및 상기 제1 하부 배선 층 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제1 상부 접지 라인들 및 상기 복수의 제1 상부 전원 라인들을 구비하는 제1 상부 배선 층을 포함하는 전자기 밴드갭(Electromagnetic Bandgap) 구조물 |
| 2 |
2 제 1 항에 있어서,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들을 전기적으로 연결시키는 제1 비아; 및상기 복수의 제1 전원 라인들과 상기 복수의 제2 전원 라인들을 전기적으로 연결시키는 제2 비아를 더 포함하는 것을 특징으로 하는 전자기 밴드갭 구조물 |
| 3 |
3 삭제 |
| 4 |
4 제 1 항에 있어서, 상기 복수의 제2 접지 라인들은 복수의 제2 하부 접지 라인들 및 복수의 제2 상부 접지 라인들을 포함하고, 상기 복수의 제2 전원 라인들은 복수의 제2 하부 전원 라인들 및 복수의 제2 상부 전원 라인들을 포함하며,상기 제2 전력 전달 층은,상기 제1 전력 전달 층 상에서 상기 제1 방향으로 각각 연장되고 상기 제2 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제2 하부 접지 라인들 및 상기 복수의 제2 하부 전원 라인들을 구비하는 제2 하부 배선 층; 및상기 제2 하부 배선 층 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제2 상부 접지 라인들 및 상기 복수의 제2 상부 전원 라인들을 구비하는 제2 상부 배선 층을 포함하는 것을 특징으로 하는 전자기 밴드갭 구조물 |
| 5 |
5 반도체 기판;상기 반도체 기판의 표면에 형성되는 MOS 커패시터;상기 MOS 커패시터가 형성되는 영역의 상부에 배치되며, 교번적으로 배열되는 복수의 제1 접지 라인들 및 복수의 제1 전원 라인들을 구비하는 제1 전력 전달 층;상기 제1 전력 전달 층의 상부에 배치되며, 교번적으로 배열되는 복수의 제2 접지 라인들 및 복수의 제2 전원 라인들을 구비하는 제2 전력 전달 층; 및상기 제2 전력 전달 층의 상부에 배치되는 인덕터를 포함하고,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들은 전기적으로 연결되며, 상기 복수의 제1 전원 라인들, 상기 복수의 제2 전원 라인들 및 상기 인덕터는 전기적으로 연결되며,상기 복수의 제1 접지 라인들은 복수의 제1 하부 접지 라인들 및 복수의 제1 상부 접지 라인들을 포함하고, 상기 복수의 제1 전원 라인들은 복수의 제1 하부 전원 라인들 및 복수의 제1 상부 전원 라인들을 포함하며,상기 제1 전력 전달 층은, 상기 반도체 기판 상에서 제1 방향으로 각각 연장되고 상기 제1 방향과 수직인 제2 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제1 하부 접지 라인들 및 상기 복수의 제1 하부 전원 라인들을 구비하는 제1 하부 배선 층; 및 상기 제1 하부 배선 층 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제1 상부 접지 라인들 및 상기 복수의 제1 상부 전원 라인들을 구비하는 제1 상부 배선 층을 포함하는 전자기 밴드갭(Electromagnetic Bandgap) 구조물 |
| 6 |
6 제 5 항에 있어서,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들을 전기적으로 연결시키는 제1 비아;상기 복수의 제1 전원 라인들과 상기 인덕터의 일단을 전기적으로 연결시키는 제2 비아; 및상기 복수의 제2 전원 라인들과 상기 인덕터의 타단을 전기적으로 연결시키는 제3 비아를 더 포함하는 것을 특징으로 하는 전자기 밴드갭 구조물 |
| 7 |
7 제 5 항에 있어서, 상기 인덕터는 나선형(spiral) 구조를 가지는 것을 특징으로 하는 전자기 밴드갭 구조물 |
| 8 |
8 삭제 |
| 9 |
9 제 5 항에 있어서, 상기 복수의 제2 접지 라인들은 복수의 제2 하부 접지 라인들 및 복수의 제2 상부 접지 라인들을 포함하고, 상기 복수의 제2 전원 라인들은 복수의 제2 하부 전원 라인들 및 복수의 제2 상부 전원 라인들을 포함하며,상기 제2 전력 전달 층은,상기 제1 전력 전달 층 상에서 상기 제1 방향으로 각각 연장되고 상기 제2 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제2 하부 접지 라인들 및 상기 복수의 제2 하부 전원 라인들을 구비하는 제2 하부 배선 층; 및상기 제2 하부 배선 층 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제2 상부 접지 라인들 및 상기 복수의 제2 상부 전원 라인들을 구비하는 제2 상부 배선 층을 포함하는 것을 특징으로 하는 전자기 밴드갭 구조물 |
| 10 |
10 반도체 기판;상기 반도체 기판 상에 형성되는 전자 회로; 및상기 반도체 기판 상에 형성되고, 노이즈 및 전자기 간섭의 발생을 방지하는 전자기 간섭 방지 회로를 포함하고,상기 전자기 간섭 방지 회로는,상기 반도체 기판의 표면에 형성되는 MOS 커패시터;상기 MOS 커패시터가 형성되는 영역의 상부에 배치되며, 교번적으로 배열되는 복수의 제1 접지 라인들 및 복수의 제1 전원 라인들을 구비하는 제1 전력 전달 층; 및상기 제1 전력 전달 층의 상부에 배치되며, 교번적으로 배열되는 복수의 제2 접지 라인들 및 복수의 제2 전원 라인들을 구비하는 제2 전력 전달 층을 포함하고,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들은 전기적으로 연결되며, 상기 복수의 제1 전원 라인들과 상기 복수의 제2 전원 라인들은 전기적으로 연결되는 반도체 칩 |
| 11 |
11 제 10 항에 있어서, 상기 전자기 간섭 방지 회로는,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들을 전기적으로 연결시키는 제1 비아; 및상기 복수의 제1 전원 라인들과 상기 복수의 제2 전원 라인들을 전기적으로 연결시키는 제2 비아를 더 포함하는 것을 특징으로 하는 반도체 칩 |
| 12 |
12 반도체 기판;상기 반도체 기판 상에 형성되는 전자 회로; 및상기 반도체 기판 상에 형성되고, 노이즈 및 전자기 간섭의 발생을 방지하는 전자기 간섭 방지 회로를 포함하고,상기 전자기 간섭 방지 회로는,상기 반도체 기판의 표면에 형성되는 MOS 커패시터;상기 MOS 커패시터가 형성되는 영역의 상부에 배치되며, 교번적으로 배열되는 복수의 제1 접지 라인들 및 복수의 제1 전원 라인들을 구비하는 제1 전력 전달 층;상기 제1 전력 전달 층의 상부에 배치되며, 교번적으로 배열되는 복수의 제2 접지 라인들 및 복수의 제2 전원 라인들을 구비하는 제2 전력 전달 층; 및상기 제2 전력 전달 층의 상부에 배치되는 인덕터를 포함하고,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들은 전기적으로 연결되며, 상기 복수의 제1 전원 라인들, 상기 복수의 제2 전원 라인들 및 상기 인덕터는 전기적으로 연결되는 반도체 칩 |
| 13 |
13 제 12 항에 있어서,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들을 전기적으로 연결시키는 제1 비아;상기 복수의 제1 전원 라인들과 상기 인덕터의 일단을 전기적으로 연결시키는 제2 비아; 및상기 복수의 제2 전원 라인들과 상기 인덕터의 타단을 전기적으로 연결시키는 제3 비아를 더 포함하는 것을 특징으로 하는 반도체 칩 |
| 14 |
14 반도체 기판의 표면에 MOS 커패시터를 형성하는 단계;상기 MOS 커패시터가 형성되는 영역의 상부에 복수의 제1 접지 라인들 및 복수의 제1 전원 라인들을 교번적으로 배열하여 제1 전력 전달 층을 제공하는 단계;상기 제1 전력 전달 층의 상부에 복수의 제2 접지 라인들 및 복수의 제2 전원 라인들을 교번적으로 배열하여 제2 전력 전달 층을 제공하는 단계를 포함하고,상기 복수의 제1 접지 라인들과 상기 복수의 제2 접지 라인들은 전기적으로 연결되며, 상기 복수의 제1 전원 라인들과 상기 복수의 제2 전원 라인들은 전기적으로 연결되며,상기 복수의 제1 접지 라인들은 복수의 제1 하부 접지 라인들 및 복수의 제1 상부 접지 라인들을 포함하고, 상기 복수의 제1 전원 라인들은 복수의 제1 하부 전원 라인들 및 복수의 제1 상부 전원 라인들을 포함하며,상기 제1 전력 전달 층은, 상기 반도체 기판 상에서 제1 방향으로 각각 연장되고 상기 제1 방향과 수직인 제2 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제1 하부 접지 라인들 및 상기 복수의 제1 하부 전원 라인들을 구비하는 제1 하부 배선 층; 및 상기 제1 하부 배선 층 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격하도록 교번적으로 배열되는 상기 복수의 제1 상부 접지 라인들 및 상기 복수의 제1 상부 전원 라인들을 구비하는 제1 상부 배선 층을 포함하는 전자기 밴드갭(Electromagnetic Bandgap) 구조물의 제조 방법 |
| 15 |
15 제 14 항에 있어서,상기 제2 전력 전달 층의 상부에 인덕터를 배치하는 단계를 더 포함하고,상기 복수의 제1 전원 라인들과 상기 인덕터의 일단은 전기적으로 연결되며, 상기 복수의 제2 전원 라인들과 상기 인덕터의 타단은 전기적으로 연결되는 것을 특징으로 하는 전자기 밴드갭 구조물의 제조 방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 | 한국과학기술원 | 산업원천기술개발사업 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1198928-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20101223 출원 번호 : 1020100132982 공고 연월일 : 20121107 공고 번호 : 특허결정(심결)연월일 : 20121030 청구범위의 항수 : 13 유별 : H01L 21/768 발명의 명칭 : 능동 소자를 구비하는 전자기 밴드갭 구조물, 이를 포함하는 반도체 칩 및 전자기 밴드갭 구조물의 제조 방법 존속기간(예정)만료일 : 20161102 |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 한국과학기술원 대전광역시 유성구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 276,000 원 | 2012년 11월 02일 | 납입 |
| 제 4 년분 | 금 액 | 228,200 원 | 2015년 10월 29일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2010.12.23 | 수리 (Accepted) | 1-1-2010-0850380-10 |
| 2 | 선행기술조사의뢰서 | 2011.07.12 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2011.08.12 | 수리 (Accepted) | 9-1-2011-0067298-17 |
| 4 | 의견제출통지서 | 2012.03.20 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0160587-39 |
| 5 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2012.04.24 | 수리 (Accepted) | 1-1-2012-0327983-87 |
| 6 | [명세서등 보정]보정서 | 2012.04.24 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2012-0327981-96 |
| 7 | 등록결정서 | 2012.10.30 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0650636-94 |
| 8 | 출원인정보변경(경정)신고서 | 2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 9 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 10 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 11 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 12 | 출원인정보변경(경정)신고서 | 2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 13 | 출원인정보변경(경정)신고서 | 2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 14 | 출원인정보변경(경정)신고서 | 2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 기술번호 | KST2014047099 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 한국과학기술원 |
| 기술명 | 능동 소자를 구비하는 전자기 밴드갭 구조물, 이를 포함하는 반도체 칩 및 전자기 밴드갭 구조물의 제조 방법 |
| 기술개요 |
전자기 밴드갭 구조물은 반도체 기판, MOS 커패시터, 제1 전력 전달 층 및 제2 전력 전달 층을 포함한다. MOS 커패시터는 반도체 기판의 표면에 형성된다. 제1 전력 전달 층은 반도체 기판의 MOS 커패시터가 형성되는 영역의 상부에 배치되며, 교번적으로 배열되는 복수의 제1 접지 라인들 및 복수의 제1 전원 라인들을 구비한다. 제2 전력 전달 층은 제1 전력 전달 층의 상부에 배치되며, 교번적으로 배열되는 복수의 제2 접지 라인들 및 복수의 제2 전원 라인들을 구비한다. 복수의 제1 접지 라인들과 복수의 제2 접지 라인들은 전기적으로 연결되며, 복수의 제1 전원 라인들과 복수의 제2 전원 라인들은 전기적으로 연결된다. |
| 개발상태 | 기술개발완료 |
| 기술의 우수성 | |
| 응용분야 | 기타 반도체 |
| 시장규모 및 동향 | |
| 희망거래유형 | 기술매매,라이센스, |
| 사업화적용실적 | |
| 도입시고려사항 |
| 과제고유번호 | 1415107582 |
|---|---|
| 세부과제번호 | KI002134 |
| 연구과제명 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2010 |
| 연구기간 | 200903~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415122249 |
|---|---|
| 세부과제번호 | KI002134 |
| 연구과제명 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2012 |
| 연구기간 | 200903~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
특허성과
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|---|---|---|
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