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딥 Ｎ-웰 가드링 및 이를 포함하는 3차원 집적 회로

  • 기술번호 : KST2015117140
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 딥 N-웰 가드링(Deep N-Well Guard Ring)은 N-웰(N-Well) 영역, N 타입 불순물 영역 및 가드링 전극을 포함한다. N-웰 영역은 반도체 칩에 형성되는 관통 실리콘 비아(Through Silicon Via; TSV)의 주위를 둘러싸며 반도체 칩의 일면에 형성된다. N 타입 불순물 영역은 N-웰 영역 상에 형성되고, 관통 실리콘 비아의 주위를 둘러싸며 형성된다. 가드링 전극은 N 타입 불순물 영역 상에 위치한다. 따라서, 3차원 집적 회로의 관통 실리콘 비아에서 발생하는 고주파 노이즈가 저감된다.
Int. CL H01L 23/48 (2006.01)
CPC
출원번호/일자 1020100134395 (2010.12.24)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2012-0072577 (2012.07.04) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.12.24)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전광역시 유성구
2 조종현 대한민국 대전광역시 유성구
3 박준서 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.24 수리 (Accepted) 1-1-2010-0856019-93
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.02.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.03.23 수리 (Accepted) 9-1-2012-0023879-48
4 의견제출통지서
Notification of reason for refusal		 2012.05.25 발송처리완료 (Completion of Transmission) 9-5-2012-0305884-07
5 거절결정서
Decision to Refuse a Patent		 2012.07.30 발송처리완료 (Completion of Transmission) 9-5-2012-0440872-37
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 칩에 형성되는 관통 실리콘 비아(Through Silicon Via; TSV)의 주위를 둘러싸며 상기 반도체 칩의 일면에 형성되는 N-웰(N-Well) 영역;상기 N-웰 영역 상에 형성되고, 상기 관통 실리콘 비아의 주위를 둘러싸며 형성되는 N 타입 불순물 영역; 및상기 N 타입 불순물 영역 상에 위치하는 가드링 전극을 포함하는 딥 N-웰 가드링(Deep N-Well Guard Ring)
2 2
제1 항에 있어서, 상기 가드링 전극은 전원 단자와 연결되는 것을 특징으로 하는 딥 N-웰 가드링
3 3
제1 항에 있어서, 상기 N-웰 영역의 두께는 적어도 1μm 이상인 것을 특징으로 하는 딥 N-웰 가드링
4 4
제1 항에 있어서, 상기 N-웰 영역이 형성되는 상기 반도체 칩의 일면은, 상기 반도체 칩의 액티브 영역이 형성되는 면인 것을 특징으로 하는 딥 N-웰 가드링
5 5
제1 항에 있어서, 상기 N-웰 영역 및 상기 N 타입 불순물 영역은 상기 관통 실리콘 비아 주위의 원형의 경로를 따라 형성되는 것을 특징으로 하는 딥 N-웰 가드링
6 6
제1 항에 있어서, 상기 N-웰 영역 및 상기 N 타입 불순물 영역은 상기 관통 실리콘 비아 주위의 장방형의 경로를 따라 형성되는 것을 특징으로 하는 딥 N-웰 가드링
7 7
관통 실리콘 비아(Through Silicon Via; TSV)의 주위의 반도체 칩의 일면에 N-웰 영역을 형성하는 단계;상기 N-웰 영역의 상부에 N 타입 불순물 영역을 형성하는 단계; 및상기 N 타입 불순물 영역 상에 가드링 전극을 형성하는 단계를 포함하는 딥 N-웰 가드링(Deep N-Well Guard Ring) 형성 방법
8 8
제7 항에 있어서, 상기 N-웰 영역이 형성되는 상기 반도체 칩의 일면은, 상기 반도체 칩의 액티브 영역이 형성되는 면인 것을 특징으로 하는 딥 N-웰 가드링 형성 방법
9 9
제7 항에 있어서, 상기 N-웰 영역의 두께는 적어도 1μm 이상인 것을 특징으로 하는 딥 N-웰 가드링 형성 방법
10 10
관통 실리콘 비아(Through Silicon Via; TSV)의 주위의 반도체 칩의 일면에 N-웰 영역을 형성하는 단계;상기 N-웰 영역의 상부에 N 타입 불순물 영역을 형성하는 단계; 상기 N 타입 불순물 영역 상에 가드링 전극을 형성하는 단계; 및상기 가드링 전극을 전원 단자에 연결하는 단계를 포함하는 딥 N-웰 가드링(Deep N-Well Guard Ring) 형성 방법
11 11
제10 항에 있어서, 상기 N-웰 영역이 형성되는 상기 반도체 칩의 일면은, 상기 반도체 칩의 액티브 영역이 형성되는 면인 것을 특징으로 하는 딥 N-웰 가드링 형성 방법
12 12
적어도 하나의 반도체 칩을 포함하는 3차원 집적 회로에 있어서, 상기 반도체 칩에는 관통 실리콘 비아(Through Silicon Via; TSV) 및 딥 N-웰 가드링(Deep N-Well Guard Ring)이 형성되고, 상기 딥 N-웰 가드링은,상기 관통 실리콘 비아(Through Silicon Via; TSV)의 주위를 둘러싸며 상기 반도체 칩의 일면에 형성되는 N-웰(N-Well) 영역;상기 N-웰 영역 상에 형성되고, 상기 관통 실리콘 비아의 주위를 둘러싸며 형성되는 N 타입 불순물 영역; 및상기 N 타입 불순물 영역 상에 위치하는 가드링 전극을 포함하는 3차원 집적 회로
13 13
제12 항에 있어서, 상기 가드링 전극은 전원 단자와 연결되는 것을 특징으로 하는 3차원 집적 회로
14 14
제12 항에 있어서, 상기 N-웰 영역의 두께는 적어도 1μm 이상인 것을 특징으로 하는 3차원 집적 회로
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국과학기술원 산업원천기술개발사업 웨이퍼레벨 3차원 IC 설계 및 집적기술