맞춤기술찾기

홈으로 가기
맞춤기술찾기
이전대상기술
프린트하기

이전대상기술

반도체 칩, 이의 제조 방법 및 이를 포함하는 반도체 모듈

  • 기술번호 : KST2014047103
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
상담신청 PDF 받기
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 관통 실리콘 비아의 신호 특성을 개선하기 위한 반도체 칩이 개시된다. 반도체 칩은 기판, 관통 실리콘 비아(through silicon via) 및 저항 구조물을 포함한다. 관통 실리콘 비아는 기판의 일면과 다른 일면을 관통하여 형성된다. 저항 구조물은 기판과 관통 실리콘 비아 사이에 도전성 패턴들을 통하여 전기적으로 연결된다. 따라서, 반도체 칩을 통하여 전송되는 입출력 신호의 전압 여유 및 타이밍 여유가 개선될 수 있다.
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020100134135 (2010.12.24)
출원인 한국과학기술원
등록번호/일자 10-1209458-0000 (2012.12.03)
공개번호/일자 10-2012-0072407 (2012.07.04) 문서열기
공고번호/일자 (20121207) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.12.24)
심사청구항수 14

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 김정호 대한민국 대전광역시 유성구
2 김주희 대한민국 대전광역시 유성구
3 박준서 대한민국 대전광역시 유성구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.24 수리 (Accepted) 1-1-2010-0854428-17
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.02.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.03.23 수리 (Accepted) 9-1-2012-0023876-12
4 의견제출통지서
Notification of reason for refusal		 2012.05.14 발송처리완료 (Completion of Transmission) 9-5-2012-0280482-25
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.06.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0493109-14
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.06.21 수리 (Accepted) 1-1-2012-0493110-50
7 등록결정서
Decision to grant		 2012.11.28 발송처리완료 (Completion of Transmission) 9-5-2012-0724587-13
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판의 일면과 다른 일면을 관통하여 형성되는 관통 실리콘 비아(through silicon via);제1 도전성 패턴을 포함하고, 상기 기판의 일면 또는 상기 기판의 다른 일면 상에 형성되는 재배선층(redistribution layer); 및상기 제1 도전성 패턴을 통하여 상기 관통 실리콘 비아와 전기적으로 연결된 저항 구조물을 포함하는 반도체 칩
2 2
제1항에 있어서
3 3
삭제
4 4
제1항에 있어서,상기 저항 구조물은 상기 재배선층의 일면에 형성되는 것을 특징으로 하는 반도체 칩
5 5
제4항에 있어서, 상기 저항 구조물을 상기 재배선층을 통하여 상기 기판과 전기적으로 연결하기 위하여 상기 기판에 형성되는 패드를 더 포함하는 반도체 칩
6 6
제5항에 있어서, 상기 재배선층은,상기 저항 구조물과 상기 패드를 전기적으로 연결하는 제2 도전성 패턴을 더 포함하는 것을 특징으로 하는 반도체 칩
7 7
제1항에 있어서, 상기 저항 구조물은 상기 기판에 형성된 적어도 하나의 도핑된 영역을 포함하고, 상기 적어도 하나의 도핑된 영역은 상기 제1 도전성 패턴을 통하여 상기 관통 실리콘 비아와 전기적으로 연결된 것을 특징으로 하는 반도체 칩
8 8
제7항에 있어서, 상기 적어도 하나의 도핑된 영역은 상기 관통 실리콘 비아 주변에 고리 형상으로 형성된 것을 특징으로 하는 반도체 칩
9 9
제1항에 있어서, 상기 저항 구조물은 상기 기판에 형성된 저항성 패드인 것을 특징으로 하는 반도체 칩
10 10
제1항에 있어서, 상기 저항 구조물은 표면 실장형(surface mounted type) 저항 소자를 포함하는 것을 특징으로 하는 반도체 칩
11 11
제1항에 있어서, 상기 저항 구조물은, 상기 일면 상에 형성된 제1 표면 실장형(surface mounted type) 저항 소자 및 상기 다른 일면 상에 형성된 제2 표면 실장형 저항 소자를 포함하는 것을 특징으로 하는 반도체 칩
12 12
기판;상기 기판의 일면과 다른 일면을 관통하여 형성되는 관통 실리콘 비아(through silicon via);제1 도전성 패턴을 포함하고, 상기 기판의 일면 또는 상기 기판의 다른 일면 상에 형성되는 재배선층(redistribution layer);상기 제1 도전성 패턴을 통하여 상기 관통 실리콘 비아와 전기적으로 연결된 표면 실장형(surface mounted type) 저항 소자를 포함하는 저항 구조물; 및상기 저항 구조물을 상기 기판과 전기적으로 연결하기 위하여 상기 기판 상에 형성되는 패드를 포함하는 반도체 칩
13 13
기판의 일면과 다른 일면을 관통하여 관통 실리콘 비아를 형성하는 단계;상기 기판의 일면 또는 상기 기판의 다른 일면 상에 제1 도전성 패턴을 포함하는 재배선층(redistribution layer)을 형성하는 단계; 및상기 재배선층 상에 상기 제1 도전성 패턴을 통하여 상기 관통 실리콘 비아와 전기적으로 연결되는 저항 구조물을 형성하는 단계를 포함하는 반도체 칩 제조 방법
14 14
베이스 기판 및;상기 베이스 기판 상에 적층된 적어도 하나의 반도체 칩을 포함하고,상기 적어도 하나의 반도체 칩은,기판;상기 기판의 일면과 다른 일면을 관통하여 형성되는 관통 실리콘 비아(through silicon via);제1 도전성 패턴을 포함하고, 상기 기판의 일면 또는 상기 기판의 다른 일면 상에 형성되는 재배선층(redistribution layer); 및상기 제1 도전성 패턴을 통하여 상기 관통 실리콘 비아와 전기적으로 연결된 저항 구조물을 포함하는 반도체 모듈
15 15
베이스 기판 및;상기 베이스 기판 상에 적층된 적어도 하나의 반도체 칩을 포함하고,상기 적어도 하나의 반도체 칩은,기판;상기 기판의 일면과 다른 일면을 관통하여 형성되는 관통 실리콘 비아(through silicon via);제1 도전성 패턴을 포함하고, 상기 기판의 일면 또는 상기 기판의 다른 일면 상에 형성되는 재배선층(redistribution layer);상기 제1 도전성 패턴을 통하여 상기 관통 실리콘 비아와 전기적으로 연결된 표면 실장형(surface mounted type) 저항 소자를 포함하는 저항 구조물; 및상기 저항 구조물을 상기 기판과 전기적으로 연결하기 위하여 상기 기판 상에 형성되는 패드를 포함하는 반도체 모듈
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국과학기술원 산업원천기술개발사업 웨이퍼레벨 3차원 IC 설계 및 집적기술