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반도체 칩 패키지 및 이를 포함하는 반도체 모듈

  • 기술번호 : KST2014047104
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 칩 패키지는 제1 반도체 칩, 제2 반도체 칩 및 적어도 하나의 사이드 범프를 포함한다. 제1 반도체 칩은 제1 기판 및 적어도 하나의 제1 관통 실리콘 비아를 포함한다. 적어도 하나의 제1 관통 실리콘 비아는 제1 기판의 제1 면과 제1 면과 제2 면을 관통하여 형성된다. 제2 반도체 칩은 제2 기판 및 적어도 하나의 제2 관통 실리콘 비아를 포함한다. 적어도 하나의 제2 관통 실리콘 비아는 제2 기판의 제3 면과 제3 면과 제4 면을 관통하여 형성된다. 적어도 하나의 사이드 범프는 적어도 하나의 제1 관통 실리콘 비아와 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결한다. 제2 면은 제1 면과 인접하는 제1 기판의 측면이고, 제4 면은 제3 면과 인접하는 제2 기판의 측면이다. 제1 반도체 칩 및 제2 반도체 칩은 제2 면과 제4 면이 서로 마주 보도록 배열된다. 따라서 적층된 반도체 칩 사이의 배선 길이를 감소시킬 수 있다
Int. CL H01L 23/48 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020100134138 (2010.12.24)
출원인 한국과학기술원
등록번호/일자 10-1147081-0000 (2012.05.10)
공개번호/일자
공고번호/일자 (20120517) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.12.24)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전광역시 유성구
2 김주희 대한민국 대전광역시 유성구
3 박준서 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.24 수리 (Accepted) 1-1-2010-0854433-35
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.03.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.04.19 수리 (Accepted) 9-1-2012-0031448-16
4 등록결정서
Decision to grant		 2012.05.09 발송처리완료 (Completion of Transmission) 9-5-2012-0271530-18
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 기판 및 상기 제1 기판의 제1 면과 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아(through silicon via)를 포함하는 제1 반도체 칩;제2 기판 및 상기 제2 기판의 제3 면과 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하는 제2 반도체 칩; 및상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 적어도 하나의 사이드 범프를 포함하고, 상기 제2 면은 상기 제1 면과 인접하는 상기 제1 기판의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 상기 제2 기판의 측면이며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열되는 반도체 칩 패키지
2 2
제1항에 있어서, 상기 제1 기판의 상기 제1 면 및 상기 제2 기판의 상기 제3면은 각각 상기 제1 기판 및 상기 제2 기판에 패터닝 공정이 이루어지는 면인 것을 특징으로 하는 반도체 칩 패키지
3 3
제2항에 있어서, 상기 적어도 하나의 사이드 범프는, 상기 제1 기판의 상기 제2 면을 통하여 상기 적어도 하나의 제1 관통 실리콘 비아와 전기적으로 연결되고, 상기 제2 기판의 상기 제4 면을 통하여 상기 적어도 하나의 제2 관통 실리콘 비아와 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지
4 4
제2항에 있어서, 상기 적어도 하나의 사이드 범프는, 인터포저 칩 또는 다른 반도체 칩을 통하지 않고 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아가 서로 전기적으로 연결될 수 있도록, 상기 제1 기판의 상기 제2 면과 상기 제2 기판의 상기 제4 면 사이에 위치하는 것을 특징으로 하는 반도체 칩 패키지
5 5
제1항에 있어서,상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은 재배선층을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지
6 6
제1항에 있어서, 상기 제1 반도체 칩은 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 제1 기판 사이에 형성되는 제1 절연막을 더 포함하고,상기 제2 반도체 칩은 상기 적어도 하나의 제2 관통 실리콘 비아와 상기 제2 기판 사이에 형성되는 제2 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지
7 7
제6항에 있어서, 상기 제1 반도체 칩은 상기 적어도 하나의 사이드 범프와 상기 제1 기판 사이에 형성되는 제3 절연막을 더 포함하고,상기 제2 반도체 칩은 상기 적어도 하나의 사이드 범프와 상기 제2 기판 사이에 형성되는 제4 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지
8 8
제1항에 있어서, 상기 적어도 하나의 제1 관통 실리콘 비아는 상기 제1 기판의 상기 제1 면과 대향하는 면을 더 관통하여 형성되는 것을 특징으로 하는 반도체 칩 패키지
9 9
제1항에 있어서, 상기 제1 반도체 칩은, 상기 제1 기판에 형성된 소자들; 및상기 소자들과 상기 적어도 하나의 제1 관통 실리콘 비아를 전기적으로 연결하기 위한 적어도 하나의 금속층을 포함하는 재배선층을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지
10 10
제1항에 있어서,상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 다른 종류의 반도체 칩인 것을 특징으로 하는 반도체 칩 패키지
11 11
복수의 반도체 칩들; 및상기 복수의 반도체 칩들을 전기적으로 연결하는 복수의 사이드 범프를 포함하고,상기 복수의 반도체 칩들 각각은,기판; 및상기 기판의 제1 면과 상기 제1 면과 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성되는 적어도 하나의 관통 실리콘 비아를 포함하고,상기 제 2 면은 반도체 패터닝 공정이 수행되는 상기 제1 면과 인접하는 상기 기판의 측면에 해당하고, 상기 복수의 사이드 범프는 상기 복수의 반도체 칩들 중 어느 하나의 반도체 칩의 관통 실리콘 비아와 상기 복수의 반도체 칩들 중 다른 어느 하나의 반도체 칩의 관통 실리콘 비아를 상기 제2 면을 통하여 서로 전기적으로 연결하는 반도체 칩 패키지
12 12
복수의 제1 반도체 칩들;복수의 제2 반도체 칩들;상기 복수의 제1 반도체 칩들과 이에 상응하는 상기 제2 반도체 칩들을 각각 전기적으로 연결하는 복수의 사이드 범프들을 포함하고,상기 복수의 제1 반도체 칩들 각각은, 제1 기판; 및 상기 제1 기판의 제1 면 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아를 포함하고, 상기 복수의 제2 반도체 칩들 각각은, 제2 기판; 및 상기 제2 기판의 제3 면 및 상기 제3 면과 인접하는 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하고,상기 복수의 사이드 범프는 상기 복수의 제1 반도체 칩들의 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 복수의 제2 반도체 칩들의 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 반도체 칩 패키지
13 13
베이스 기판;상기 베이스 기판 위에 장착되는 반도체 칩 패키지를 포함하고,상기 반도체 칩 패키지는,제1 기판 및 상기 제1 기판의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아(through silicon via)를 포함하는 제1 반도체 칩;제2 기판 및 상기 제2 기판의 제3 면과 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하는 제2 반도체 칩; 및상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 적어도 하나의 사이드 범프를 포함하고,상기 제2 면은 상기 제1 면과 인접하는 상기 제1 기판의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 상기 제2 기판의 측면이며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열되는 반도체 모듈
14 14
베이스 기판;상기 베이스 기판 위에 장착되는 반도체 칩 패키지를 포함하고,상기 반도체 칩 패키지는,복수의 제1 반도체 칩들;복수의 제2 반도체 칩들; 및상기 복수의 제1 반도체 칩들과 이에 상응하는 상기 제2 반도체 칩들을 각각 전기적으로 연결하는 복수의 사이드 범프를 포함하고,상기 복수의 제1 반도체 칩들 각각은, 제1 기판; 및 상기 제1 기판의 제1 면 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아를 포함하고, 상기 복수의 제2 반도체 칩들 각각은, 제2 기판; 및 상기 제2 기판의 제3 면 및 상기 제3 면과 인접하는 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하고,상기 복수의 사이드 범프는 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 반도체 모듈
15 15
제14항에 있어서,상기 베이스 기판과 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이에 배치되어, 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이의 입출력 배선을 연결하는 인터포저를 더 포함하는 반도체 모듈
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국과학기술원 산업원천기술개발사업 웨이퍼레벨 3차원 IC 설계 및 집적기술