| 1 |
1
기판; 및상기 기판 상으로 상향 신장되며 제 1 도전형의 불순물이 도핑된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 구비하는, 적어도 하나의 낸드 스트링;을 포함하고, 상기 적어도 하나의 반도체 기둥은 각 낸드 스트링 내에 적어도 하나의 측방향 확장부를 포함하고, 각 낸드 스트링 내 상기 복수의 메모리셀들은, 상기 기판 상에 복수의 층으로 적층되고 상기 적어도 하나의 반도체 기둥을 둘러싸는 복수의 제어 게이트 전극들 및 상기 적어도 하나의 반도체 기둥 및 상기 제어 게이트 전극들 사이의 적어도 하나의 전하 저장층을 포함하고, 상기 기판은, 상기 적어도 하나의 반도체 기둥과 접하며, 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된, LDD(Lightly Doped Drain) 영역; 및 상기 반도체 기둥과 접하지 않도록 상기 반도체 기둥과 이격되면서, 상기 LDD 영역의 일부를 둘러싸며, 제 2 도전형의 불순물이 도핑된, 소오스 영역;을 포함하며, 상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮은, 3차원 구조의 비휘발성 메모리 소자
|
| 2 |
2
제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)에 의하여 형성된 단결정 실리콘을 포함하는, 3차원 구조의 비휘발성 메모리 소자
|
| 3 |
3
제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥은 상기 기판에 수직으로 신장된, 3차원 구조의 비휘발성 메모리 소자
|
| 4 |
4
제 1 항에 있어서, 상기 적어도 하나의 낸드 스트링의 단부에 연결된 적어도 하나의 비트 라인을 더 포함하고, 상기 적어도 하나의 낸드 스트링은 상기 복수의 메모리셀들 및 상기 적어도 하나의 비트 라인 사이의 스트링 선택 트랜지스터를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자
|
| 5 |
5
제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑된 LDD(Lightly Doped Drain) 영역 및 상기 LDD 영역의 일부를 둘러싸며 제 2 도전형의 불순물이 도핑된 소오스 영역을 구비하되, 상기 LDD 영역에서의 상기 제 2 도전형의 불순물의 농도는 상기 소오스 영역에서의 상기 제 2 도전형의 불순물의 농도보다 더 낮은, 기판을 준비하는 단계;상기 기판 상에 복수의 제 1 도전 층들을 적층하는 단계;상기 소오스 영역은 노출되지 않으면서 상기 LDD 영역은 노출되도록, 상기 복수의 제 1 도전 층들을 관통하는 적어도 하나의 제 1 관통 홀을 형성하는 단계;상기 적어도 하나의 제 1 관통 홀의 내부 표면 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계;상기 적어도 하나의 제 1 관통 홀 내의 상기 적어도 하나의 제 1 전하 저장층 상에, 상기 소오스 영역과 접하지 않으면서 상기 LDD 영역과는 접하는, 상기 제 1 도전형의 불순물이 도핑된, 적어도 하나의 제 1 반도체 기둥을 형성하는 단계;상기 복수의 제 1 도전 층들 상에 상기 적어도 하나의 제 1 반도체 기둥의 단부와 연결된 적어도 하나의 제 1 측방향 확장부를 형성하는 단계;상기 적어도 하나의 제 1 측방향 확장부 상에 복수의 제 2 도전층들을 적층하는 단계; 및상기 복수의 제 2 도전층들을 관통하여 상기 적어도 하나의 제 1 측방향 확장부에 연결된 적어도 하나의 제 2 반도체 기둥을 형성하는 단계;를 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
|
| 6 |
6
제 5 항에 있어서, 상기 적어도 하나의 제 2 반도체 기둥을 형성하기 전에, 상기 복수의 제 2 도전층들을 관통하여, 상기 적어도 하나의 제 1 측방향 확장층을 노출하는 적어도 하나의 제 2 관통 홀을 형성하는 단계; 및상기 적어도 하나의 제 2 관통 홀의 내부 표면 상에 적어도 하나의 제 2 전하 저장층을 형성하는 단계;를 포함하고,상기 적어도 하나의 제 2 반도체 기둥은 상기 적어도 하나의 제 2 관통 홀 내의 상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 측방향 확장층과 연결되게 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
|
| 7 |
7
제 5 항에 있어서, 상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장법을 이용하여 형성된 단결정 실리콘을 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
|
| 8 |
8
제 5 항에 있어서, 상기 적어도 하나의 제 1 측방향 확장부는, 상기 적어도 하나의 제 1 반도체 기둥의 표면으로부터 선택적 에피택셜 성장법을 이용하여 단결정 구조로 형성되는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
|
| 9 |
9
제 1 항 내지 제 4 항의 어느 한 항에 따른 3차원 구조의 비휘발성 메모리 소자를 포함하는 메모리셀 어레이;상기 메모리셀 어레이의 워드 라인들에 결합된 로우 디코더;상기 메모리셀 어레이의 비트 라인들에 결합된 칼럼 디코더; 및상기 로우 디코더 및 상기 칼럼 디코더에 결합된 제어 로직을 포함하는, 메모리 칩
|
