요약 | 본 발명은 비휘발성 메모리 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 일함수를 갖는 비대칭 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 비휘발성 메모리에 관한 것이다. 본 발명에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 포토레지스트 패턴을 상기 기판에 형성하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 실리콘과 하드 마스크에 형성하는 단계; (c) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계; (d) 게이트 물질을 증착 한 후, 비대칭 이중 게이트 형성을 위하여 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (f) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 및 (g) 화학, 기계적인 연마 공정 또는 비등방성 식각방법으로 접합된 이중 게이트를 분리하는 단계를 포함하는 것을 특징으로 한다. 핀 전계 효과 트랜지스터(FinFET), 화학.기계적 연마(CMP), 비등방성 식각방법(Anisotropic Etching), 이중 게이트(Double Gate), 이중 비트 비휘발성 메모리 소자(Double Bit Non-Volatile Memory Device),Asymmetrical Work Function, Nanocrystal Floating Gate Memory. |
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Int. CL | H01L 27/115 (2011.01) B82Y 10/00 (2011.01) |
CPC | H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) |
출원번호/일자 | 1020040087301 (2004.10.29) |
출원인 | 한국과학기술원 |
등록번호/일자 | 10-0679693-0000 (2007.01.31) |
공개번호/일자 | 10-2006-0038129 (2006.05.03) 문서열기 |
공고번호/일자 | (20070209) 문서열기 |
국제출원번호/일자 | |
국제공개번호/일자 | |
우선권정보 | |
법적상태 | 소멸 |
심사진행상태 | 수리 |
심판사항 | 심판사항 |
구분 | |
원출원번호/일자 | |
관련 출원번호 | |
심사청구여부/일자 | Y (2004.10.29) |
심사청구항수 | 18 |
번호 | 이름 | 국적 | 주소 |
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1 | 한국과학기술원 | 대한민국 | 대전광역시 유성구 |
번호 | 이름 | 국적 | 주소 |
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1 | 류승완 | 대한민국 | 대전시 유성구 |
2 | 이현진 | 대한민국 | 대전광역시 유성구 |
3 | 최양규 | 대한민국 | 대전광역시 유성구 |
번호 | 이름 | 국적 | 주소 |
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1 | 박경완 | 대한민국 | 서울(특허법인 퇴사후 사무소변경 미신고) |
2 | 김성호 | 대한민국 | 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소) |
번호 | 이름 | 국적 | 주소 |
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1 | 한국과학기술원 | 대한민국 | 대전 유성구 |
번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
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1 | 특허출원서 Patent Application |
2004.10.29 | 수리 (Accepted) | 1-1-2004-0500374-85 |
2 | 선행기술조사의뢰서 Request for Prior Art Search |
2006.02.08 | 수리 (Accepted) | 9-1-9999-9999999-89 |
3 | 선행기술조사보고서 Report of Prior Art Search |
2006.03.18 | 수리 (Accepted) | 9-1-2006-0017644-33 |
4 | 의견제출통지서 Notification of reason for refusal |
2006.04.26 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0238267-99 |
5 | 지정기간연장신청서 Request for Extension of Designated Period |
2006.06.21 | 수리 (Accepted) | 1-1-2006-0437568-47 |
6 | 지정기간연장신청서 Request for Extension of Designated Period |
2006.07.25 | 수리 (Accepted) | 1-1-2006-0532269-52 |
7 | 지정기간연장신청서 Request for Extension of Designated Period |
2006.08.21 | 수리 (Accepted) | 1-1-2006-0590994-84 |
8 | 지정기간연장신청서 Request for Extension of Designated Period |
2006.09.26 | 수리 (Accepted) | 1-1-2006-0696382-15 |
9 | 명세서등보정서 Amendment to Description, etc. |
2006.10.16 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2006-0743631-71 |
10 | 의견서 Written Opinion |
2006.10.16 | 수리 (Accepted) | 1-1-2006-0743615-40 |
11 | 거절결정서 Decision to Refuse a Patent |
2006.12.20 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0763089-38 |
12 | 명세서 등 보정서(심사전치) Amendment to Description, etc(Reexamination) |
2006.12.28 | 보정승인 (Acceptance of amendment) | 7-1-2006-0043414-35 |
13 | 등록결정서 Decision to grant |
2007.01.26 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0048205-57 |
14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
15 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
16 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
17 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
18 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
19 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
20 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
번호 | 청구항 |
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1 |
1 (a) 실리콘를 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;(b) 상기 하드마스크 층위에 활성영역 패턴을 위한 포토레지스트 패턴을 형성하는 단계;(c) 상기 포토레지스트 패턴을 이용하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘과 하드마스크 층에 형성하는 단계;(d) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계;(e) 게이트 물질을 증착 한 후, 비대칭 이중 게이트 형성을 위하여 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계;(f) 게이트 마스크로 게이트 영역을 패터닝하는 단계;(g) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;및 (h) 화학, 기계적인 연마 공정 또는 비등방성 식각법을 통하여 핀의 상단부에 남겨진 게이트 물질, 제어 유전막, 부유게이트과 터널링 유전막을 제거함으로써 접합된 이중 게이트를 분리하는 단계;를 포함하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
2 |
2 제1항에 있어서, 상기 실리콘을 포함하는 기판은 SOI 기판, 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
3 |
3 제1항에 있어서, 상기 (d) 단계의 부유 게이트는 실리콘, 실리콘 나노크리스탈(nanocrystal), 질화막, 게르마늄, 게르마늄 나노크리스탈 또는 금속 나노크리스탈 중 어느 하나이고, 상기 (d) 단계의 제어 유전막 및 터널링 유전막은 폴리머 물질, 산화막, 질화막 또는 산화막/질화막/산화막 중 어느 하나를 이용하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
4 |
4 제1항에 있어서, 상기 (e)단계의 불순물 주입은 n타입의 불순물을 한쪽의 게이트에 주입하고, p타입의 불순물을 상기 n타입과 반대쪽의 게이트에 주입하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
5 |
5 제4항에 있어서, 상기 (e)단계의 게이트 물질은 폴리실리콘이고, n타입 불순물은 As 또는 P이며, p타입 불순물은 B 또는 BF2인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
6 |
6 제5항에 있어서, 상기 (e)단계의 불순물 주입 각도는 45°이상인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
7 |
7 제1항에 있어서, 상기 (e)단계의 불순물 주입은 추가적인 마스크 형성 작업없이 주입하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
8 |
8 제1항에 있어서, 상기 (e)단계의 불순물 주입시, 이온이 게이트를 통과하여 기판까지 도달하는 채널링(Channeling) 효과를 제거할 수 있도록 차단 산화층(Screen Oxide)을 게이트 위에 증착하고 이온을 주입한 후 다시 제거하는 단계를 더 포함하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
9 |
9 상기 제1항 내지 제8항 중 어느 한 항의 서로 다른 일함수를 갖는 이중 게이트 구조를 이용하는 비휘발성 메모리 소자 제작 방법에 의하여 제작된 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 |
10 |
10 (a) 실리콘를 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;(b) 상기 하드마스크 층위에 활성영역 패턴을 위한 포토레지스트 패턴을 형성하는 단계;(c) 포토레지스트 패턴을 이용하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘 및 하드마스크에 형성하는 단계;(d) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계;(e) 상기 실리콘 핀을 중심으로 한 양면에 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계;(f) 게이트 마스크로 게이트 영역을 패터닝하는 단계;(g) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 및(h) 화학, 기계적인 연마 공정 또는 비등방성 식각 공정을 이용하여 핀의 상단부에 남겨진 게이트 물질, 제어 유전막, 부유게이트과 터널링 유전막을 제거함으로써 접합된 이중 게이트를 분리하는 단계;를 포함하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
11 |
11 제10항에 있어서, 상기 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
12 |
12 제10항에 있어서, 상기 (d) 단계의 부유 게이트는 실리콘, 실리콘 나노크리스탈(nanocrystal), 질화막, 게르마늄, 게르마늄 나노크리스탈 또는 금속 나노크리스탈 중 어느 하나이고, 상기 (d) 단계의 제어 유전막 및 터널링 유전막은 폴리머 물질, 산화막, 질화막 또는 산화막/질화막/산화막 중 어느 하나를 이용하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
13 |
13 제10항에 있어서, 상기 (e) 단계의 금속을 증착하기 전에 도핑되지 않은 폴리실리콘과 금속막을 차례로 증착하고, 실리콘 핀을 중심으로 한쪽 면에는 n형, 반대쪽 면에는 p형 불순물을 경사지게 주입하는 단계를 포함하는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
14 |
14 제10항에 있어서, 상기 (e) 단계의 금속을 증착하기 전에 도핑되지 않은 폴리실리콘을 증착 한 후 실리콘 핀을 중심으로 한쪽 면에는 n형 반대쪽면에는 p형 불순물을 주입하여 경사지게 증착한 후, 금속막을 증착하고 후속 열 공정을 이용하여 실리사이드 비대칭적인 일함수를 가지는 게이트 형성을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
15 |
15 제14항에 있어서, 상기 실리콘 핀을 기준으로 다른 형의 불순물이 주입된 폴리실리콘에 니켈을 증착하고 후속 열공정으로 NiSi을 형성하여 한 쪽에는 4 eV의 일함수를 갖는 실리사이드 전극을 형성하고, 반대쪽에는 5 eV의 일함수를 갖는 NiSi 실리사이드 전극을 형성하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
16 |
16 제10항에 있어서, 상기 비대칭적인 이중 제어 게이트의 일함수의 차는 2비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
17 |
17 제10항에 있어서, 상기 (e)단계의 상기 금속을 경사지게 증착하는 경우, 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌려 증착하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 |
18 |
18 상기 제10항 내지 제17항 중 어느 한 항의 서로 다른 일함수를 갖는 이중 게이트 구조를 이용하는 비휘발성 메모리 소자 제작 방법에 의하여 제작된 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 |
19 |
18 상기 제10항 내지 제17항 중 어느 한 항의 서로 다른 일함수를 갖는 이중 게이트 구조를 이용하는 비휘발성 메모리 소자 제작 방법에 의하여 제작된 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 |
지정국 정보가 없습니다 |
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패밀리정보가 없습니다 |
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국가 R&D 정보가 없습니다. |
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특허 등록번호 | 10-0679693-0000 |
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표시번호 | 사항 |
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1 |
출원 연월일 : 20041029 출원 번호 : 1020040087301 공고 연월일 : 20070209 공고 번호 : 특허결정(심결)연월일 : 20070126 청구범위의 항수 : 18 유별 : H01L 27/115 발명의 명칭 : 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한2비트 비휘발성 메모리 소자 제조 방법 및 그 구조 존속기간(예정)만료일 : 20120201 |
순위번호 | 사항 |
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1 |
(권리자) 한국과학기술원 대전 유성구... |
제 1 - 3 년분 | 금 액 | 526,500 원 | 2007년 02월 01일 | 납입 |
제 4 년분 | 금 액 | 436,000 원 | 2009년 12월 08일 | 납입 |
제 5 년분 | 금 액 | 436,000 원 | 2011년 01월 04일 | 납입 |
번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
---|---|---|---|---|
1 | 특허출원서 | 2004.10.29 | 수리 (Accepted) | 1-1-2004-0500374-85 |
2 | 선행기술조사의뢰서 | 2006.02.08 | 수리 (Accepted) | 9-1-9999-9999999-89 |
3 | 선행기술조사보고서 | 2006.03.18 | 수리 (Accepted) | 9-1-2006-0017644-33 |
4 | 의견제출통지서 | 2006.04.26 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0238267-99 |
5 | 지정기간연장신청서 | 2006.06.21 | 수리 (Accepted) | 1-1-2006-0437568-47 |
6 | 지정기간연장신청서 | 2006.07.25 | 수리 (Accepted) | 1-1-2006-0532269-52 |
7 | 지정기간연장신청서 | 2006.08.21 | 수리 (Accepted) | 1-1-2006-0590994-84 |
8 | 지정기간연장신청서 | 2006.09.26 | 수리 (Accepted) | 1-1-2006-0696382-15 |
9 | 명세서등보정서 | 2006.10.16 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2006-0743631-71 |
10 | 의견서 | 2006.10.16 | 수리 (Accepted) | 1-1-2006-0743615-40 |
11 | 거절결정서 | 2006.12.20 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0763089-38 |
12 | 명세서 등 보정서(심사전치) | 2006.12.28 | 보정승인 (Acceptance of amendment) | 7-1-2006-0043414-35 |
13 | 등록결정서 | 2007.01.26 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0048205-57 |
14 | 출원인정보변경(경정)신고서 | 2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
15 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
16 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
17 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
18 | 출원인정보변경(경정)신고서 | 2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
19 | 출원인정보변경(경정)신고서 | 2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
20 | 출원인정보변경(경정)신고서 | 2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
기술번호 | KST2014067198 |
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자료제공기관 | 미래기술마당 |
기술공급기관 | 한국과학기술원 |
기술명 | [비휘발성 메모리 기반 저장장치]비대칭 이중 게이트 구조를 이용하는 2비트 비휘발성 메모리 소자 기술 |
기술개요 |
본 발명은 비휘발성 메모리 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 일함수를 갖는 비대칭 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 비휘발성 메모리에 관한 것이다. 본 발명에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 포토레지스트 패턴을 상기 기판에 형성하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 실리콘과 하드 마스크에 형성하는 단계; (c) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계; (d) 게이트 물질을 증착 한 후, 비대칭 이중 게이트 형성을 위하여 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (f) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 및 (g) 화학, 기계적인 연마 공정 또는 비등방성 식각방법으로 접합된 이중 게이트를 분리하는 단계를 포함하는 것을 특징으로 한다. 핀 전계 효과 트랜지스터(FinFET), 화학.기계적 연마(CMP), 비등방성 식각방법(Anisotropic Etching), 이중 게이트(Double Gate), 이중 비트 비휘발성 메모리 소자(Double Bit Non-Volatile Memory Device),Asymmetrical Work Function, Nanocrystal Floating Gate Memory. |
개발상태 | 연구실환경 테스트 |
기술의 우수성 |
1) 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 데이터를 저장하는 비휘발성 메모리 소자를 제공
2) 서로 다른 일함수를 가지기 위하여 서로 다른 타입의 불순물이 주입되거나, 서로 다른 일함수를 갖는 금속들이 증착됨 3) H자형 이중 게이트 구조 및 이에 적합한 동작 방식을 통한 2비트 이상 데이터를 저장하는 비휘발성 메모리 소자를 제공 4) 비휘발성 메모리 소자는 고밀도 집적 및 기존의 실리콘 소자 제작 공정과 호환이 가능한 방법에 의해 제작될 수 있음 5) 서로 상이한 일함수를 이용한 2차원 타입 이중 게이트 전계 효과 트랜지스터의 동작이 시뮬레이션을 통하여 검증됨 |
응용분야 | 1) 플래시메모리, 멀티비트 |
시장규모 및 동향 |
1) SSD 특징 - SSD(Solid-State Drive)는 플래시 메모리와 같은 고체-물성(solid-state) 메모리 소자를 이용하는 데이터 저장 장치임 - SSD는 기존의 하드디스크(HDD: Hard Disk Drive)와 달리 반도체 및 전자적 구동 회로로만 구성될 뿐, 기계적인 부품을 갖지 않음 - 따라서, SSD는 데이터의 입출력 속도, 소모 전력, 내충격성 등 다양한 측면에 있어서, HDD에 비해 매우 매력적인 특성을 갖음 2) SSD 시장성 - 세계적 시장 조사 기관인 iSuppli의 2009년 3분기 조사 결과에 따르면 2013년에는 SSD가 전체 PC 용 저장 장치 시장에서 약 12.4%의 점유율을 가질 것으로 예상됨 - 이러한 예상에 맞춰, 실제로 SSD의 시장 점유율은 매년 증가하고 있는 추세임 |
희망거래유형 | |
사업화적용실적 | |
도입시고려사항 |
과제고유번호 | 1340011610 |
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세부과제번호 | 과C6A1610 |
연구과제명 | 정보기술사업단 |
성과구분 | 등록 |
부처명 | 교육과학기술부 |
연구관리전문기관명 | 한국학술진흥재단 |
연구주관기관명 | 한국과학기술원 |
성과제출연도 | 2006 |
연구기간 | 200603~201202 |
기여율 | 1 |
연구개발단계명 | 응용연구 |
6T분류명 | IT(정보기술) |
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번호 | 심판번호(숫자) | 심판번호(문자) | 사건의표시 | 청구일 | 심결일자 |
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1 | 2006101011057 | 2006원11057 | 2004년 특허출원 제0087301호 거절결정불복심판 | 2006.12.22 | 2007.01.26 |