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3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩

기술번호 : KST2015114190
담당센터 : 대전기술혁신센터
전화번호 : 042-610-2279

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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약	3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩이 제공된다. 비휘발성 메모리 소자에 따르면, 적어도 하나의 낸드 스트링은 기판 상에 제된다. 상기 적어도 하나의 낸드 스트링은 상기 기판 상으로 상향 신장된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 포함한다. 상기 적어도 하나의 반도체 기둥은 각 낸드 스트링 내에 적어도 하나의 측방향 확장부를 포함한다.
Int. CL	H01L 27/115 (2006.01) H01L 21/8247 (2006.01)
CPC	H01L 27/11578(2013.01) H01L 27/11578(2013.01) H01L 27/11578(2013.01) H01L 27/11578(2013.01) H01L 27/11578(2013.01)
출원번호/일자	1020100088405 (2010.09.09)
출원인	한국과학기술원
등록번호/일자	10-1137770-0000 (2012.04.12)
공개번호/일자	10-2012-0026273 (2012.03.19) 문서열기
공고번호/일자	(20120424) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태	소멸
심사진행상태	수리
심판사항
구분	신규
원출원번호/일자
관련 출원번호
심사청구여부/일자	Y (2010.09.09)
심사청구항수	17

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호	이름	국적	주소
1	한국과학기술원	대한민국	대전광역시 유성구

발명자

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번호	이름	국적	주소
1	이완규	대한민국	서울특별시 광진구
2	김정우	대한민국	대전광역시 서구

대리인

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번호	이름	국적	주소
1	김남식	대한민국	서울특별시 서초구 남부순환로**길 -, 층 (양재동, 가람빌딩)(율민국제특허법률사무소)
2	한윤호	대한민국	서울특별시 강남구 테헤란로길 (삼성동) 명지빌딩, *층(선정국제특허법률사무소)
3	박기원	대한민국	서울 강남구 언주로 길 , 층, 층, 층, *층(도곡동, 대림아크로텔)(리앤목특허법인)
4	양기혁	대한민국	서울특별시 강남구 테헤란로길 (삼성동) 명지빌딩, *층(선정국제특허법률사무소)
5	이인행	대한민국	서울특별시 서초구 남부순환로**길 -, 층 (양재동, 가람빌딩)(율민국제특허법률사무소)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호	이름	국적	주소
1	한국과학기술원		대전광역시 유성구

번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	[특허출원]특허출원서 [Patent Application] Patent Application	2010.09.09	수리 (Accepted)	1-1-2010-0586879-19
2	의견제출통지서 Notification of reason for refusal	2011.08.25	발송처리완료 (Completion of Transmission)	9-5-2011-0478458-37
3	[거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)	2011.10.25	수리 (Accepted)	1-1-2011-0835631-13
4	[명세서등 보정]보정서 [Amendment to Description, etc.] Amendment	2011.10.25	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2011-0835633-15
5	[출원서등 보정]보정서 [Amendment to Patent Application, etc.] Amendment	2011.10.25	수리 (Accepted)	1-1-2011-0836707-63
6	등록결정서 Decision to grant	2012.03.27	발송처리완료 (Completion of Transmission)	9-5-2012-0180931-12
7	출원인정보변경(경정)신고서 Notification of change of applicant's information	2013.02.01	수리 (Accepted)	4-1-2013-5019983-17
8	출원인정보변경(경정)신고서 Notification of change of applicant's information	2014.12.24	수리 (Accepted)	4-1-2014-5158129-58
9	출원인정보변경(경정)신고서 Notification of change of applicant's information	2014.12.24	수리 (Accepted)	4-1-2014-5157993-01
10	출원인정보변경(경정)신고서 Notification of change of applicant's information	2014.12.24	수리 (Accepted)	4-1-2014-5157968-69
11	출원인정보변경(경정)신고서 Notification of change of applicant's information	2019.04.24	수리 (Accepted)	4-1-2019-5081392-49
12	출원인정보변경(경정)신고서 Notification of change of applicant's information	2020.05.15	수리 (Accepted)	4-1-2020-5108396-12
13	출원인정보변경(경정)신고서 Notification of change of applicant's information	2020.06.12	수리 (Accepted)	4-1-2020-5131486-63

번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호	청구항
1	1 기판; 및상기 기판 상의 적어도 하나의 낸드 스트링을 포함하고, 상기 적어도 하나의 낸드 스트링은 상기 기판 상으로 상향 신장된 적어도 하나의 반도체 기둥 및 상기 적어도 하나의 반도체 기둥을 따라 직렬로 연결된 복수의 메모리셀들을 포함하고,상기 적어도 하나의 반도체 기둥은 각 낸드 스트링 내에 적어도 하나의 측방향 확장부를 포함하고,각 낸드 스트링 내 상기 복수의 메모리셀들은,상기 기판 상에 복수의 층으로 적층되고 상기 적어도 하나의 반도체 기둥을 둘러싸는 복수의 제어 게이트 전극들; 및상기 적어도 하나의 반도체 기둥 및 상기 제어 게이트 전극들 사이의 적어도 하나의 전하 저장층을 포함하는, 3차원 구조의 비휘발성 메모리 소자
2	2 제 1 항에 있어서, 상기 적어도 하나의 반도체 기둥은 상기 기판에 수직으로 신장된, 3차원 구조의 비휘발성 메모리 소자
3	3 제 1 항에 있어서, 상기 적어도 하나의 측방향 확장부의 상기 기판과 평행한 단면적은 상기 적어도 하나의 반도체 기둥의 나머지 부분의 단면적보다 큰, 3차원 구조의 비휘발성 메모리 소자
4	4 제 1 항에 있어서, 상기 적어도 하나의 측방향 확장부는 각 낸드 스트링 내 상기 복수의 메모리셀들의 3 내지 6개 사이에 배치되는, 3차원 구조의 비휘발성 메모리 소자
5	5 삭제
6	6 제 1 항에 있어서, 상기 적어도 하나의 낸드 스트링의 단부에 연결된 적어도 하나의 비트 라인을 더 포함하고,상기 적어도 하나의 낸드 스트링은 상기 복수의 메모리셀들 및 상기 적어도 하나의 비트 라인 사이의 스트링 선택 트랜지스터를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자
7	7 기판 상에 복수의 제 1 도전층들을 적층하는 단계;상기 복수의 제 1 도전층들을 관통하여 신장하는 적어도 하나의 제 1 반도체 기둥을 형성하는 단계;상기 복수의 제 1 도전층들 상에 상기 적어도 하나의 제 1 반도체 기둥의 단부와 연결된 적어도 하나의 제 1 측방향 확장부를 형성하는 단계;상기 적어도 하나의 제 1 측방향 확장부 상에 복수의 제 2 도전층들을 적층하는 단계; 및상기 복수의 제 2 도전층들을 관통하여 상기 적어도 하나의 제 1 측방향 확장부에 연결된 적어도 하나의 제 2 반도체 기둥을 형성하는 단계를 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
8	8 제 7 항에 있어서, 상기 적어도 하나의 제 1 반도체 기둥을 형성하기 전에, 상기 복수의 제 1 도전층들을 관통하는 적어도 하나의 제 1 관통 홀을 형성하는 단계; 및상기 적어도 하나의 제 1 관통 홀의 내부 표면 상에 적어도 하나의 제 1 전하 저장층을 형성하는 단계를 포함하고,상기 적어도 하나의 제 1 반도체 기둥은 상기 적어도 하나의 제 1 관통 홀 내의 상기 적어도 하나의 제 1 전하 저장층 상에 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
9	9 제 8 항에 있어서, 상기 적어도 하나의 제 2 반도체 기둥을 형성하기 전에, 상기 복수의 제 2 도전층들을 관통하여, 상기 적어도 하나의 제 1 측방향 확장층을 노출하는 적어도 하나의 제 2 관통 홀을 형성하는 단계; 및상기 적어도 하나의 제 2 관통 홀의 내부 표면 상에 적어도 하나의 제 2 전하 저장층을 형성하는 단계를 포함하고,상기 적어도 하나의 제 2 반도체 기둥은 상기 적어도 하나의 제 2 관통 홀 내의 상기 적어도 하나의 제 2 전하 저장층 상에 상기 적어도 하나의 제 1 측방향 확장층과 연결되게 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
10	10 제 7 항에 있어서, 상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)법을 이용하여 단결정 구조로 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
11	11 제 10 항에 있어서, 상기 적어도 하나의 제 1 측방향 확장부는, 상기 적어도 하나의 제 1 반도체 기둥의 표면으로부터 선택적 에피택셜 성장(selective epitaxial growth)법을 이용하여 단결정 구조로 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
12	12 제 11 항에 있어서, 상기 적어도 하나의 제 1 반도체 기둥은 수직 신장 조건의 선택적 에피택셜 성장법을 이용하여 형성하고, 상기 적어도 하나의 제 1 측방향 확장부는 측면 성장 조건의 선택적 에피택셜 성장법을 이용하여 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
13	13 제 10 항에 있어서, 상기 적어도 하나의 제 1 측방향 확장부는, 상기 제 1 반도체 기둥 상에 비정질 구조의 반도체층을 증착 후 패터닝 및 열처리하여 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
14	14 제 7 항에 있어서, 상기 적어도 하나의 제 1 반도체 기둥은 상기 기판의 표면 상에 비정질 구조의 반도체층을 증착 후 패터닝 및 열처리하여 형성하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
15	15 제 7 항에 있어서, 상기 복수의 제 1 도전층들 및 상기 복수의 제 2 도전층들을 패터닝하여, 상기 기판 상에 복수의 층으로 적층된 복수의 제어 게이트 전극들 및 스트링 선택 게이트 전극들을 형성하는 단계를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
16	16 제 7 항에 있어서, 상기 적어도 하나의 제 2 반도체 기둥 상에 비트 라인을 형성하는 단계를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
17	17 제 7 항에 있어서, 상기 제 2 도전층들 상에 상기 적어도 하나의 제 2 반도체 기둥의 단부와 연결된 적어도 하나의 제 2 측방향 확장부를 형성하는 단계;상기 적어도 하나의 제 2 측방향 확장부 상에 복수의 제 3 도전층들을 적층하는 단계; 및상기 복수의 제 3 도전층들을 관통하여 상기 적어도 하나의 제 2 측방향 확장부에 연결된 적어도 하나의 제 3 반도체 기둥을 형성하는 단계를 더 포함하는, 3차원 구조의 비휘발성 메모리 소자의 제조방법
18	18 제 1 항 내지 제 4 항의 어느 한 항 또는 제 6 항에 따른 3차원 구조의 비휘발성 메모리 소자를 포함하는 메모리셀 어레이;상기 메모리셀 어레이의 워드 라인들에 결합된 로우 디코더;상기 메모리셀 어레이의 비트 라인들에 결합된 칼럼 디코더; 및상기 로우 디코더 및 상기 칼럼 디코더에 결합된 제어 로직을 포함하는, 메모리 칩

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특허 등록번호	10-1137770-0000

권리란

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표시번호	사항
1	출원 연월일 : 20100909 출원 번호 : 1020100088405 공고 연월일 : 20120424 공고 번호 : 특허결정(심결)연월일 : 20120327 청구범위의 항수 : 17 유별 : H01L 27/115 발명의 명칭 : 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩 존속기간(예정)만료일 : 20170413

특허권자란

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순위번호	사항
1	(권리자) 한국과학기술원 대전광역시 유성구...

등록료란

순위번호, 사항의 정보를 제공하는 이전대상기술 뷰 페이지 등록사항 > 등록료란 표입니다.
제 1 - 3 년분	금 액	354,000 원	2012년 04월 13일	납입
제 4 년분	금 액	289,800 원	2015년 02월 25일	납입
제 5 년분	금 액	289,800 원	2016년 04월 12일	납입

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번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	[특허출원]특허출원서	2010.09.09	수리 (Accepted)	1-1-2010-0586879-19
2	의견제출통지서	2011.08.25	발송처리완료 (Completion of Transmission)	9-5-2011-0478458-37
3	[거절이유 등 통지에 따른 의견]의견(답변, 소명)서	2011.10.25	수리 (Accepted)	1-1-2011-0835631-13
4	[명세서등 보정]보정서	2011.10.25	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2011-0835633-15
5	[출원서등 보정]보정서	2011.10.25	수리 (Accepted)	1-1-2011-0836707-63
6	등록결정서	2012.03.27	발송처리완료 (Completion of Transmission)	9-5-2012-0180931-12
7	출원인정보변경(경정)신고서	2013.02.01	수리 (Accepted)	4-1-2013-5019983-17
8	출원인정보변경(경정)신고서	2014.12.24	수리 (Accepted)	4-1-2014-5158129-58
9	출원인정보변경(경정)신고서	2014.12.24	수리 (Accepted)	4-1-2014-5157993-01
10	출원인정보변경(경정)신고서	2014.12.24	수리 (Accepted)	4-1-2014-5157968-69
11	출원인정보변경(경정)신고서	2019.04.24	수리 (Accepted)	4-1-2019-5081392-49
12	출원인정보변경(경정)신고서	2020.05.15	수리 (Accepted)	4-1-2020-5108396-12
13	출원인정보변경(경정)신고서	2020.06.12	수리 (Accepted)	4-1-2020-5131486-63


과제고유번호	1415109042
세부과제번호	10035320
연구과제명	차세대 메모리용 3D 적층 신소자 및 핵심소재 공정기술 개발
성과구분	출원
부처명	지식경제부
연구관리전문기관명	한국산업기술평가관리원
연구주관기관명	서울대학교산학협력단
성과제출연도	2010
연구기간	201003~201502
기여율	1
연구개발단계명	기초연구
6T분류명	IT(정보기술)

특허성과

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