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선택적 영역 성장을 이용한 CMOS 소자의 제조 방법

  • 기술번호 : KST2021008715
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 CMOS 소자를 제조하는 방법이 개시된다. 본 발명의 일 실시 예에 따른 CMOS 소자 제조 방법은, 반절연 기판을 준비하는 단계, 반절연 기판 상에 p 채널 나노선을 제1 선택 영역에 선택적 영역 성장을 통해 형성하는 단계 및 n 채널 나노선을 제2 선택 영역에 선택적 영역 성장을 통해 형성하는 단계를 포함하고, 상기 p 채널 나노선과 상기 n 채널 나노선을 구성하는 물질 각각은 서로 다른 격자 상수(lattice constant)를 갖는다.
Int. CL H01L 21/02 (2006.01.01) H01L 29/06 (2006.01.01) H01L 21/8238 (2006.01.01)
CPC H01L 21/02645(2013.01) H01L 21/02603(2013.01) H01L 29/0676(2013.01) H01L 21/02576(2013.01) H01L 21/02579(2013.01) H01L 21/02642(2013.01) H01L 21/823807(2013.01)
출원번호/일자 1020190172394 (2019.12.20)
출원인 서울대학교산학협력단, (재)한국나노기술원
등록번호/일자 10-2271030-0000 (2021.06.24)
공개번호/일자 10-2021-0080033 (2021.06.30) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2019.12.20)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
2 (재)한국나노기술원 대한민국 경기도 수원시 영통구

발명자

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번호 이름 국적 주소
1 공민우 서울특별시 관악구
2 서광석 서울특별시 강남구
3 신찬수 경기도 용인시 기흥구
4 장현철 경기도 수원시 영통구
5 이상태 경기도 수원시 영통구
6 박형호 경기도 수원시 팔달구

대리인

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번호 이름 국적 주소
1 특허법인(유한) 다래 대한민국 서울 강남구 테헤란로 ***, **층(역삼동, 한독타워)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
2 (재)한국나노기술원 경기도 수원시 영통구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2019.12.20 수리 (Accepted) 1-1-2019-1324300-96
2 선행기술조사의뢰서
Request for Prior Art Search		 2020.05.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2020.07.14 발송처리완료 (Completion of Transmission) 9-6-2020-0177220-31
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
5 의견제출통지서
Notification of reason for refusal		 2020.12.11 발송처리완료 (Completion of Transmission) 9-5-2020-0870560-93
6 [지정기간연장]기간 연장신청서·기간 단축신청서·기간 경과 구제신청서·절차 계속신청서
 2021.02.09 수리 (Accepted) 1-1-2021-0164913-89
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2021.03.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2021-0288867-40
8 [거절이유 등 통지에 따른 의견]의견서·답변서·소명서
 2021.03.11 수리 (Accepted) 1-1-2021-0288866-05
9 등록결정서
Decision to grant		 2021.05.11 발송처리완료 (Completion of Transmission) 9-5-2021-0375630-03
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번호 청구항
1 1
반절연 기판을 준비하는 단계;반절연 기판 상에 p 채널 나노선을 제1 선택 영역에 선택적 영역 성장을 통해 형성하는 단계; 및n 채널 나노선을 제2 선택 영역에 선택적 영역 성장을 통해 형성하는 단계를 포함하고,상기 p 채널 나노선과 상기 n 채널 나노선을 구성하는 물질 각각은 서로 다른 격자 상수(lattice constant)를 갖는CMOS 소자 제조 방법
2 2
제1 항에 있어서,상기 반절연 기판 상에 p 채널 나노선을 형성하는 단계는,상기 반절연 기판 상에 포토 레지스트를 도포하고, 제1 선택 영역을 위한 패턴을 형성하는 단계;상기 패턴을 포함하는 전면에 금속층을 증착하는 단계;상기 포토 레지스트를 리프트 오프하여 상기 반절연 기판의 제1 선택 영역에 금속패턴을 형성하는 단계; 및상기 금속패턴을 촉매로 이용하여 p 채널 나노선을 선택적 성장시켜 상기 반절연 기판 상에 형성하는 단계를 포함하는CMOS 소자 제조 방법
3 3
제2 항에 있어서,상기 p 채널 나노선을 성장시키는 도중에 소스/드레인 영역 형성을 위한 p 타입 도펀트를 인 시투 도핑하는 단계를 포함하는CMOS 소자 제조 방법
4 4
제1 항에 있어서,상기 반절연 기판 상에 n 채널 나노선을 형성하는 단계는,상기 반절연 기판 상에 반절연 기판과 p 채널 나노선을 모두 덮도록 박막층을 증착하는 단계;제2 선택 영역을 위한 패턴을 상기 박막층 상에 형성하는 단계;상기 제2 선택 영역을 위한 패턴을 따라 상기 박막층의 일부를 식각하여 제2 선택영역을 드러내는 단계; 및상기 제2 선택 영역에 n 채널 나노선을 선택적 성장시켜 상기 반절연 기판 상에 형성하는 단계를 포함하는CMOS 소자 제조 방법
5 5
제4 항에 있어서,상기 n 채널 나노선을 성장시키는 도중에 소스/드레인 영역을 형성하기 위해 n 타입 도펀트가 인 시투 도핑되는 단계를 포함하는CMOS 소자 제조 방법
6 6
제4 항에 있어서,상기 n 채널 나노선 형성 후 식각액을 이용하여 박막층을 식각하는 단계를 더 포함하는CMOS 소자 제조 방법
7 7
상기 제1항 내지 제7항에 따라 제조된 CMOS 소자의 n 채널 나노선과 p 채널 나노선에 절연층과 금속층을 증착시켜 NMOS 및 PMOS를 제조하는 방법
8 8
상기 제7항의 방법에 따라 제조된 NMOS 및 PMOS를 포함하는 CMOS
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 한국나노기술원 나노·소재기술개발사업 Bottom-up 방식의 InGaAs 수직형 나노선 Tunneling FET 개발