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기판(substrate) 상에 희생층 및 제1 산화 절연막(SiO2)을 형성하는 단계;포토레지스트(photo resist)를 도포하고, 소스(source) 전극 및 드레인(drain) 전극을 형성하기 위한 패턴을 형성한 후, 식각 마스크용 금속막을 증착하는 단계;소스 전극 및 드레인 전극의 영역에 증착된 식각 마스크용 금속막을 제거하고, 상기 금속막 아래의 포트레지스트를 제거하는 단계;상기 소스 전극 및 드레인 전극 영역의 제1 산화 절연막 및 희생층을 건식 식각하는 단계;소스 전극 및 드레인 전극을 위한 이온 주입 공정을 수행하는 단계;게이트(gate) 전극 형성 영역의 식각 마스크용 금속막을 제거한 후, 해당 게이트 전극 형성 영역의 희생층에 대해 측방향 습식 식각(lateral directional wet etching)을 수행하여 핀 구조체를 형성하는 단계;상기 핀 구조체를 제거하고, 해당 영역에 T형 게이트 전극을 형성하는 단계를 포함하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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제1항에 있어서,상기 기판 상에 희생층 및 제1 산화 절연막(SiO2)을 형성하는 단계는,상기 기판 상에 누설 전류를 차단하기 위한 버퍼층, 채널층, 상기 채널층과의 이종 접합에 의해 2DEG를 형성하는 배리어층을 순차 형성하고, 상기 배리어층 상에 희생층 및 산화절연막을 형성하도록 구성되는 것을 특징으로 하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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제1항에 있어서,상기 기판 상에 희생층 및 제1 산화 절연막(SiO2)을 형성하는 단계는,Si, InGaAs, GaAs 또는 GaN 중 어느 하나를 이용하여 상기 희생층을 형성하도록 구성되는 것을 특징으로 하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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제2항에 있어서,상기 소스 전극 및 드레인 전극을 위한 이온 주입 공정을 수행하는 단계는,상기 게이트 전극 형성 영역을 보호하기 위해 이온 주입 보호막을 전체적으로 증착하고, 상기 소스 전극 및 드레인 전극을 형성하기 위한 이온을 상기 배리어층에 주입하고, 상기 이온 주입 보호막을 제거하도록 구성되는 것을 특징으로 하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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제4항에 있어서,상기 이온 주입 보호막은,SiN, SiO2, Al2O3 또는 HfO2 중 어느 하나로 구성되는 것을 특징으로 하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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제1항에 있어서,상기 소스 전극 및 드레인 전극을 위한 이온 주입 공정을 수행하는 단계는,상기 핀 구조체는 40 nm 이하의 폭을 갖도록 측방향 습식 식각을 수행하는 것을 특징으로 하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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제1항에 있어서,상기 핀 구조체를 제거하고, 해당 영역에 T형 게이트 전극을 형성하는 단계는,제2 산화 절연막(SiO2)을 전체적으로 증착하고, 상기 핀 구조체의 상부가 드러나도록 상기 제2 산화 절연막을 식각한 후, 상기 핀 구조체만 선택적으로 습식 식각하여 핀 구조 공간을 형성하도록 구성되는 것을 특징으로 하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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제7항에 있어서,상기 핀 구조체를 제거하고, 해당 영역에 T형 게이트 전극을 형성하는 단계는,상기 핀 구조 공간 상에 T형 게이트 전극을 형성하고, 상기 핀 구조 공간의 폭이 40 nm 이하가 되도록 구성되는 것을 특징으로 하는 습식 식각을 활용한 셀프 얼라인 소스/드레인 및 극미세 게이트 형성 방법
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