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버퍼층, 채널층, 배리어층, 식각 저지층, 캡층, 마스크층, 및 패턴화된 포토레지스트층이 순차적으로 적층된 적층 구조물을 형성하는 단계;상기 적층 구조물에서 상기 패턴화된 포토레지스트층 이외의 영역을 에칭하는 단계;상기 적층 구조물의 에칭된 영역에 선택적 재성장 기법을 통해 제1 재성장층 및 제2 재성장층을 각각 형성하는 단계; 및상기 제2 재성장층의 상면에 소스 전극 및 드레인 전극을 각각 형성하고, 상기 소스 전극 및 상기 드레인 전극과 각각 이격된 게이트 전극을 형성하는 단계를 포함하는, 고전자이동도 트랜지스터의 제조 방법
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청구항 1에 있어서, 상기 적층 구조물은, 상기 에칭에 의해 노출되는 수평 표면 및 수직 표면을 구비하고, 상기 제1 재성장층은,상기 적층 구조물의 수평 표면 및 수직 표면을 따라 각각 형성시키는, 고전자이동도 트랜지스터의 제조 방법
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청구항 2에 있어서, 상기 에칭하는 단계는, 상기 마스크층부터 상기 채널층의 일부분까지 에칭하거나 상기 마스크층부터 상기 버퍼층의 표면이 노출될 때까지 에칭하는, 고전자이동도 트랜지스터의 제조 방법
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청구항 2에 있어서, 상기 제1 재성장층은, 상기 수직 표면을 따라 형성될 때 상기 캡층과 대응되는 높이까지 형성되는, 고전자이동도 트랜지스터의 제조 방법
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청구항 4에 있어서,상기 게이트 전극을 형성하는 단계는, 게이트 리세스(gate recess) 공정을 포함하고,상기 제1 재성장층은, 상기 게이트 리세스 공정에서 에칭되는 상기 캡층 보다 식각 선택비가 높은 물질로 이루어지는, 고전자이동도 트랜지스터의 제조 방법
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청구항 5에 있어서,상기 게이트 리세스 공정에서 상기 제1 재성장층 및 상기 식각 저지층에 의해 식각이 저지되어 게이트 리세스 영역의 크기가 한정되는, 고전자이동도 트랜지스터의 제조 방법
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청구항 2에 있어서, 상기 제2 재성장층은, 상기 제1 재성장층 상에서 상기 제1 재성장층으로 한정되는 영역 내에 형성되는, 고전자이동도 트랜지스터의 제조 방법
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청구항 7에 있어서, 상기 제2 재성장층은, 상기 캡층과 대응되는 높이까지 형성되는, 고전자이동도 트랜지스터의 제조 방법
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버퍼층의 상부에 채널층, 배리어층, 및 캡층을 포함하는 적층 구조물을 형성하는 단계;상기 적층 구조물의 상단 중심부에 패턴화된 포토레지스트층을 형성하는 단계;상기 적층 구조물에서 상기 패턴화된 포토레지스트층 이외의 영역을 에칭하여 상기 적층 구조물이 상기 에칭에 의해 노출되는 수평 표면 및 수직 표면을 포함하도록 하는 단계;상기 적층 구조물의 에칭된 영역에 선택적 재성장 기법을 통해 상기 수평 표면 및 상기 수직 표면을 따라 제1 재성장층을 형성하는 단계;상기 제1 재성장층 상에 선택적 재성장 기법을 통해 제2 재성장층을 형성하는 단계; 및상기 제2 재성장층의 상면에 소스 전극 및 드레인 전극을 각각 형성하고, 상기 소스 전극 및 상기 드레인 전극과 각각 이격된 게이트 전극을 형성하는 단계를 포함하는, 고전자이동도 트랜지스터의 제조 방법
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청구항 1 내지 청구항 9 중 어느 하나의 항에 기재된 고전자이동도 트랜지스터의 제조방법에 의해 제조된 고전자이동도 트랜지스터
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