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가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
- 기술번호 : KST2014058530
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 수직형 반도체 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위하여 바디를 공유하는 이웃한 셀 스택 사이마다 플로팅 게이트 형태의 가중치 전극, 터널링 절연막 및 가중치 제어 전극을 구비한 3차원 수직형 메모리 셀 스트링과 이를 이용한 메모리 어레이 및 그 제조 방법에 관한 것이다. |
|---|---|
| Int. CL | H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01) |
| CPC | H01L 27/11582(2013.01) H01L 27/11582(2013.01) H01L 27/11582(2013.01) H01L 27/11582(2013.01) H01L 27/11582(2013.01) |
| 출원번호/일자 | 1020110076775 (2011.08.01) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-1329586-0000 (2013.11.08) |
| 공개번호/일자 | 10-2013-0014990 (2013.02.12) 문서열기 |
| 공고번호/일자 | (20131114) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2011.08.01) |
| 심사청구항수 | 31 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 이종호 | 대한민국 | 서울특별시 서초구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2011.08.01 | 수리 (Accepted) | 1-1-2011-0595865-26 |
| 2 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 3 | 선행기술조사의뢰서 Request for Prior Art Search |
2012.03.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 4 | 선행기술조사보고서 Report of Prior Art Search |
2012.04.19 | 수리 (Accepted) | 9-1-2012-0031693-96 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 6 | 의견제출통지서 Notification of reason for refusal |
2013.01.29 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0062375-25 |
| 7 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2013.03.29 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0274211-72 |
| 8 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2013.03.29 | 수리 (Accepted) | 1-1-2013-0274369-76 |
| 9 | 등록결정서 Decision to grant |
2013.08.08 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0548315-62 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 반도체 기판 상에 하나 이상의 트렌치로 수평 제 1 방향으로 일정거리 이격되며 수직방향으로 절연막과 도전성 물질층이 교대로 반복 적층되어 형성된 두 개 이상의 전극스택들;상기 각 전극스택의 상부 및 측벽, 상기 기판의 이격 공간 상에 형성된 전하저장층을 포함한 게이트 절연막 스택;상기 게이트 절연막 스택 상에 형성된 반도체 바디;상기 각 트렌치 마다 상기 반도체 바디 상에 제 1 분리절연막을 사이에 두고 형성된 하나 이상의 가중치 전극;상기 각 가중치 전극을 상기 수평 제 1 방향과 수직한 수평 제 2 방향으로 전기적으로 분리시키는 제 2 분리절연막;상기 각 가중치 전극 상에 형성된 터널링 절연막; 및 상기 터널링 절연막 상에 형성된 가중치 제어 전극을 포함하여 구성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 2 |
2 제 1 항에 있어서,상기 반도체 기판에 상기 각 트렌치의 바닥을 따라 매몰전극이 더 형성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 3 |
3 제 1 항에 있어서,상기 각 전극스택의 최하단 절연막 및 상기 각 트렌치의 바닥과 상기 반도체 기판 사이에는 매몰 절연막이 더 형성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 4 |
4 제 1 항에 있어서,상기 게이트 절연막 스택은 상기 각 전극스택으로부터 제 1 절연막/전하저장층/제 2 절연막 순으로 형성되고, 상기 제 1 절연막/전하저장층/제 2 절연막 모두 또는 상기 게이트 절연막 스택 중 전하저장층/제 2 절연막이 상기 반도체 바디와 동일한 크기로 절단된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 5 |
5 제 4 항에 있어서,상기 게이트 절연막 스택 중 제 1 절연막/전하저장층은 상기 각 전극스택의 절연막 상에선 제거된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 6 |
6 제 4 항에 있어서,상기 각 전극스택의 절연막은 도전성 물질층보다 폭이 작아 도전성 물질층 사이 마다에 요홈이 형성되고,상기 요홈을 따라 상기 게이트 절연막 스택 중 적어도 제 1 절연막/전하저장층이 굽이치며 형성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 7 |
7 제 6 항에 있어서,상기 요홈을 따라 상기 게이트 절연막 스택 및 상기 반도체 바디도 굽이치며 형성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 8 |
8 제 7 항에 있어서,상기 각 전극스택의 도전성 물질층은 상기 요홈에서 돌출된 부위가 라운딩된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 9 |
9 제 6 항에 있어서,상기 요홈은 상기 게이트 절연막 스택과 별도의 절연 물질로 채워져 측면이 평탄화된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 10 |
10 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,상기 각 전극스택의 최하단 도전성 물질층 및 최상단 도전성 물질층은 각각 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트이고,상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트 사이에 있는 상기 각 전극스택의 도전성 물질층들은 메모리 셀 소자들의 각 게이트인 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 11 |
11 제 10 항에 있어서,상기 메모리 셀 소자들은 상기 반도체 바디에 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 12 |
12 제 10 항에 있어서,상기 메모리 셀 소자들 및 상기 제 1, 2 선택 트랜지스터는 각각 상기 반도체 바디에 불순물 도핑층으로 소스/드레인이 형성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 13 |
13 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,상기 각 전극스택의 최상단 도전성 물질층은 선택 트랜지스터의 게이트이고,상기 선택 트랜지스터 게이트의 밑에 있는 상기 각 전극스택의 도전성 물질층들은 메모리 셀 소자들의 각 게이트인 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 14 |
14 제 13 항에 있어서,상기 메모리 셀 소자들은 상기 반도체 바디에 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 15 |
15 제 13 항에 있어서,상기 메모리 셀 소자들 및 상기 선택 트랜지스터는 각각 상기 반도체 바디에 불순물 도핑층으로 소스/드레인이 형성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링 |
| 16 |
16 2개 이상의 제 1 항에 의한 수직형 메모리 셀 스트링들이 상기 수평 제 2 방향으로 일정 간격 이격되며 형성된 것을 특징으로 하는 메모리 어레이 |
| 17 |
17 2개 이상의 제 1 항에 의한 수직형 메모리 셀 스트링들이 상기 수평 제 2 방향으로 일정 간격 이격되며 메모리 어레이를 형성하되, 상기 제 2 분리절연막을 사이에 두고 이웃한 셀 스트링 간의 상기 가중치 전극을 분리시킨 것을 특징으로 하는 메모리 어레이 |
| 18 |
18 2개 이상의 제 1 항에 의한 수직형 메모리 셀 스트링들이 상기 수평 제 2 방향으로 일정 간격 이격되고, 상기 제 2 분리절연막을 사이에 두고 이웃한 셀 스트링 간의 상기 가중치 전극을 분리시키며 메모리 어레이를 형성하되, 상기 2개 이상의 제 1 항에 의한 수직형 메모리 셀 스트링들은 상기 게이트 절연막 스택을 공유하는 것을 특징으로 하는 메모리 어레이 |
| 19 |
19 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,상기 각 전극스택은 적어도 일단에 도전성 물질층이 수평으로 돌출되도록 단차를 이루며 적층되거나, 전극스택 상부로 돌출되도록 연장되며 적층된 것을 특징으로 하는 메모리 어레이 |
| 20 |
20 제 19 항에 있어서,상기 각 셀 스트링의 반도체 바디는 상기 각 전극스택의 상부에 형성된 바디 컨택들을 통하여 비트라인과 접지라인에 교대로 연결된 것을 특징으로 하는 메모리 어레이 |
| 21 |
21 제 20 항에 있어서,상기 각 셀 스트링의 반도체 바디가 비트라인과 접지라인에 교대로 연결되는 배선은, 이웃 셀 스트링의 바디 컨택들이 사선 방향으로 교대로 배선된 비트라인 및 접지라인에 각각 연결되고, 양측 가장자리에 위치한 셀 스트링들의 바디 컨택들은 다른 층에서 상기 사선 방향과 교차하는 방향으로 교대로 배선된 비트라인 및 접지라인에 각각 연결된 것을 특징으로 하는 메모리 어레이 |
| 22 |
22 제 21 항에 있어서,상기 각 전극스택을 이루는 각 도전성 물질층의 전기적 접속을 위한 배선은, 상기 두 개 이상의 전극스택들 중 홀수번째 전극스택들은 좌측단에 각 전극층 컨택이 형성되고, 짝수번째 전극스택들은 우측단에 각 전극층 컨택이 형성되어, 상기 각 전극층 컨택을 통해 상기 각 전극스택의 길이 방향과 수직하게 배선되는 워드라인과 상기 각 전극스택 마다 독립적인 형태로 배선되는 제 1 선택라인 및 제 2 선택라인에 각각 연결된 것을 특징으로 하는 메모리 어레이 |
| 23 |
23 제 21 항에 있어서,상기 가중치 제어 전극은 상기 각 스트링의 각 트렌치 마다 상기 가중치 전극 상에 상기 터널링 절연막을 사이에 두고 형성되고, 동일한 셀 스트링의 이웃한 트렌치 상에 형성된 가중치 제어 전극과는 전기적으로 연결되지 않는 것을 특징으로 하는 메모리 어레이 |
| 24 |
24 제 23 항에 있어서,상기 가중치 제어 전극을 연결하기 위한 배선은, 상기 비트라인 및 접지라인의 배선방향을 따라 사선 방향으로 연결된 것을 특징으로 하는 메모리 어레이 |
| 25 |
25 제 24 항에 있어서,상기 가중치 제어 전극을 연결하기 위한 배선의 수는 상기 셀 스트링의 수와 동일한 것을 특징으로 하는 메모리 어레이 |
| 26 |
26 제 16 항에 있어서,상기 어레이는 상기 반도체 기판에 일정 깊이로 식각된 곳에 형성되어 식각되지 않은 영역에 형성되는 구동 소자들과 함께 상기 반도체 기판 상에 형성된 것을 특징으로 하는 메모리 어레이 |
| 27 |
27 반도체 기판에 희생 반도체층과 전극용 반도체층을 교대로 n번 적층한 후 하드 마스크 물질층을 증착하는 제 1 단계;상기 하드 마스크 물질층을 패터닝하고 이를 기초로 상기 n번 적층된 희생 반도체층과 전극용 반도체층을 식각하여 상기 반도체 기판이 노출되도록 수평 제 1 방향으로 서로 이격되는 하나 이상의 트렌치를 형성하는 제 2 단계;상기 각 트렌치에 의해 노출된 희생 반도체층을 선택적으로 식각하고 식각된 부위에 절연막을 형성하기 위해 소정의 절연 물질로 채워 두 개 이상의 전극스택들을 형성하는 제 3 단계;상기 각 전극스택을 둘러싸며 상기 각 트렌치 상에 전하저장층을 포함한 게이트 절연막 스택을 형성하는 제 4 단계;상기 게이트 절연막 스택 상에 일정 두께로 반도체층을 증착하고 패터닝하여 반도체 바디를 형성하는 제 5 단계;상기 반도체 바디를 감싸며 상기 각 트렌치 상에 제 1 분리절연막을 형성하는 제 6 단계;상기 반도체 기판 전면에 도전성 물질을 증착하고 식각하여 상기 각 트렌치 내부의 상기 제 1 분리절연막 상에 가중치 전극을 형성하는 제 7 단계; 및상기 가중치 전극을 상기 수평 제 1 방향과 수직한 수평 제 2 방향으로 일정 간격으로 식각하고 절연막으로 채워 제 2 분리절연막을 형성하는 제 8 단계를 포함하여 구성된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링의 제조방법 |
| 28 |
28 제 27 항에 있어서,상기 제 1 단계 이전에 상기 반도체 기판 상에 절연막을 증착하고 식각하여 상기 각 전극스택들의 컨택이 형성될 부위에 절연막 마스크를 형성하는 단계; 및상기 절연막 마스크를 이용하여 상기 각 전극스택이 형성될 상기 반도체 기판의 해당 영역을 언더 컷(under cut) 형태로 식각하는 단계를 더 진행하는 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링의 제조방법 |
| 29 |
29 제 27 항 또는 제 28 항에 있어서,상기 제 1 단계의 상기 희생 반도체층과 상기 전극용 반도체층의 적층은 에피텍셜에 의하여 각각 단결정 형태로 형성하거나, 상기 반도체 기판 상에 매몰 절연막을 먼저 형성한 다음 적층하여 각각 비정질이나 다결정 형태로 형성하는 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링의 제조방법 |
| 30 |
30 제 29 항에 있어서,상기 전극용 반도체층은 상기 희생 반도체층보다 식각률이 낮은 반도체 물질이고, 상기 제 1 단계에서 적층되며 불순물로 도핑되거나, 상기 제 3 단계에서 상기 희생 반도체층이 선택 식각된 다음에 불순물로 도핑된 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링의 제조방법 |
| 31 |
31 제 30 항에 있어서,상기 제 3 단계에서 상기 희생 반도체층의 선택 식각과 상기 절연막 형성 공정은 상기 전극용 반도체층의 지지를 위하여 일부씩 순차적으로 행하는 것을 특징으로 하는 3차원 수직형 메모리 셀 스트링의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 국가 R&D 정보가 없습니다. |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1329586-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20110801 출원 번호 : 1020110076775 공고 연월일 : 20131114 공고 번호 : 특허결정(심결)연월일 : 20130808 청구범위의 항수 : 31 유별 : H01L 27/115 발명의 명칭 : 가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 627,000 원 | 2013년 11월 08일 | 납입 |
| 제 4 년분 | 금 액 | 505,400 원 | 2016년 02월 19일 | 납입 |
| 제 5 년분 | 금 액 | 505,400 원 | 2017년 10월 23일 | 납입 |
| 제 6 년분 | 금 액 | 361,000 원 | 2018년 11월 01일 | 납입 |
| 제 7 년분 | 금 액 | 639,000 원 | 2019년 11월 01일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2011.08.01 | 수리 (Accepted) | 1-1-2011-0595865-26 |
| 2 | 출원인정보변경(경정)신고서 | 2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 3 | 선행기술조사의뢰서 | 2012.03.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 4 | 선행기술조사보고서 | 2012.04.19 | 수리 (Accepted) | 9-1-2012-0031693-96 |
| 5 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 6 | 의견제출통지서 | 2013.01.29 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0062375-25 |
| 7 | [명세서등 보정]보정서 | 2013.03.29 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2013-0274211-72 |
| 8 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2013.03.29 | 수리 (Accepted) | 1-1-2013-0274369-76 |
| 9 | 등록결정서 | 2013.08.08 | 발송처리완료 (Completion of Transmission) | 9-5-2013-0548315-62 |
| 10 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 기술번호 | KST2014058530 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 서울대학교 |
| 기술명 | 가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법 |
| 기술개요 |
본 발명은 수직형 반도체 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하고 메모리 용량을 늘리기 위하여 바디를 공유하는 이웃한 셀 스택 사이마다 플로팅 게이트 형태의 가중치 전극, 터널링 절연막 및 가중치 제어 전극을 구비한 3차원 수직형 메모리 셀 스트링과 이를 이용한 메모리 어레이 및 그 제조 방법에 관한 것이다. |
| 개발상태 | 기술개발진행중 |
| 기술의 우수성 | |
| 응용분야 | |
| 시장규모 및 동향 | |
| 희망거래유형 | 라이센스 |
| 사업화적용실적 | |
| 도입시고려사항 |
| 과제정보가 없습니다 |
|---|
중요키워드
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