요약 | 본 발명은 메모리 셀이 실리콘 기둥 측벽에 직렬로 형성되어 수직채널과 측벽 게이트 구조를 갖는 NAND 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 하나 이상의 반도체 스트립이 각 양쪽에 나란히 이웃하고 있는 절연체 스트립 구조를 가지도록 함으로써, 메모리 셀이 차지하는 면적을 절반 이하로 줄여 집적도 향상은 물론 종래 3차원 구조가 가지고 있던 셀의 채널 절연(isolation) 문제, 트렌치 바닥의 소스/드레인 영역 절연(isolation) 문제를 근본적으로 해결하고, 기존 CMOS 공정을 그대로 이용하면서도 최소한의 마스크로 식각 공정을 수행하여 공정 비용을 획기적으로 줄일 수 있는 효과가 있다.기둥, pillar, folded, 3차원 구조, NAND, 플래시 메모리, 어레이 |
---|---|
Int. CL | H01L 27/115 (2006.01) H01L 21/8247 (2006.01) |
CPC | H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) H01L 27/11521(2013.01) |
출원번호/일자 | 1020060055596 (2006.06.20) |
출원인 | 재단법인서울대학교산학협력재단 |
등록번호/일자 | 10-0777016-0000 (2007.11.09) |
공개번호/일자 | |
공고번호/일자 | (20071116) 문서열기 |
국제출원번호/일자 | |
국제공개번호/일자 | |
우선권정보 | |
법적상태 | 등록 |
심사진행상태 | 수리 |
심판사항 | |
구분 | |
원출원번호/일자 | |
관련 출원번호 | |
심사청구여부/일자 | Y (2006.06.20) |
심사청구항수 | 12 |
번호 | 이름 | 국적 | 주소 |
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1 | 재단법인서울대학교산학협력재단 | 대한민국 | 서울특별시 관악구 |
번호 | 이름 | 국적 | 주소 |
---|---|---|---|
1 | 박병국 | 대한민국 | 서울특별시 서초구 |
2 | 조성재 | 대한민국 | 서울 강남구 |
번호 | 이름 | 국적 | 주소 |
---|---|---|---|
1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
번호 | 이름 | 국적 | 주소 |
---|---|---|---|
1 | 재단법인서울대학교산학협력재단 | 대한민국 | 서울특별시 관악구 |
번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
---|---|---|---|---|
1 | 특허출원서 Patent Application |
2006.06.20 | 수리 (Accepted) | 1-1-2006-0433383-15 |
2 | 명세서등보정서 Amendment to Description, etc. |
2006.11.29 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2006-0885191-79 |
3 | 선행기술조사의뢰서 Request for Prior Art Search |
2007.04.09 | 수리 (Accepted) | 9-1-9999-9999999-89 |
4 | 선행기술조사보고서 Report of Prior Art Search |
2007.05.10 | 수리 (Accepted) | 9-1-2007-0026913-66 |
5 | 의견제출통지서 Notification of reason for refusal |
2007.05.31 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0303239-69 |
6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2007.07.04 | 수리 (Accepted) | 1-1-2007-0489451-02 |
7 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2007.07.04 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2007-0489454-38 |
8 | 등록결정서 Decision to grant |
2007.10.30 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0584683-85 |
9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2008.01.29 | 수리 (Accepted) | 4-1-2008-5015497-73 |
10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.08.22 | 수리 (Accepted) | 4-1-2014-5100909-62 |
11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.20 | 수리 (Accepted) | 4-1-2015-5036045-28 |
번호 | 청구항 |
---|---|
1 |
1 반도체 기판에 소정의 간격으로 돌출된 기둥 형상을 갖는 하나 이상의 절연체 스트립과;상기 절연체 스트립 사이에 나란하게 돌출된 기둥 형상을 갖는 하나 이상의 반도체 스트립과;상기 하나 이상의 절연체 스트립과 상기 하나 이상의 반도체 스트립에 의하여 형성된 하나 이상의 트렌치와;상기 각 트렌치의 양 측벽과 바닥 일부에 형성된 전하트랩층을 포함하는 2개 또는 3개의 유전층과;상기 유전층 상부에 형성된 측벽 게이트와;상기 각 트렌치 바닥의 반도체 스트립 상부에 형성된 제 1 소스/드레인 영역과;상기 각 반도체 스트립의 돌출된 기둥 상부에 형성된 제 2 소스/드레인 영역을 포함하는 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 |
2 |
2 제 1 항에 있어서,상기 각 반도체 스트립의 일측에 형성된 제 2 소스/드레인 영역에는 비트 라인 콘택이 형성되어 있고,상기 비트 라인 콘택이 형성된 상기 각 반도체 스트립의 기둥 일 측벽을 따라 형성된 측벽 게이트는 제 1 선택 게이트로 제 1 선택라인에 연결되고,상기 각 반도체 스트립의 타측에 형성된 제 2 소스/드레인 영역에는 소스 라인 콘택이 형성되어 있고,상기 소스 라인 콘택이 형성된 상기 각 반도체 스트립의 기둥 일 측벽을 따라 형성된 측벽 게이트는 제 2 선택 게이트로 제 2 선택라인에 연결되고,상기 제 1 선택 게이트와 상기 제 2 선택 게이트 사이에 있는 하나 이상의 측벽 게이트는 하나 이상의 컨트롤 게이트로 각 워드 라인에 연결된 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 |
3 |
3 제 2 항에 있어서,상기 반도체 스트립의 돌출된 기둥 양 측면에는 각각 상기 컨트롤 게이트에 의하여 동작되는 메모리셀이 형성되어 있고,상기 각 메모리셀은 비트 라인을 따라 직렬로 연결된 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 |
4 |
4 제 1 항에 있어서,상기 전하트랩층은 질화막층인 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 |
5 |
5 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 각 반도체 스트립에 돌출된 기둥 형상 및 상기 각 절연체 스트립에 돌출된 기둥 형상은 사각 기둥 형상이고,상기 각 반도체 스트립에 돌출된 사각 기둥 형상의 두께는 30 내지 50 nm 이고,상기 각 반도체 스트립에 돌출된 사각 기둥에 도핑된 불순물의 농도는 1x1016/cm3 내지 3x1018/cm3 인 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 |
6 |
6 준비된 반도체 기판에 초기 이온을 주입하는 단계와;상기 이온 주입된 기판에 비트 라인 방향으로 실리콘 핀(fin)을 형성하는 단계와;상기 핀 사이의 절연(isolation)을 위하여 상기 기판 상부에 산화막을 증착하는 단계와;소정의 평탄화 공정을 통하여 상기 실리콘 핀 상부에 있는 산화막층을 제거하는 단계와;실리콘 핀 상부가 드러난 상기 기판 상부에 감광막을 증착하는 단계와;상기 감광막을 워드 라인 방향으로 패터닝하는 단계와;상기 패터닝된 감광막을 따라 실리콘 및 산화막을 식각한 후 상기 감광막을 제거하여 소정의 깊이를 가지는 트렌치와 절연된 실리콘 기둥을 형성하는 단계와;상기 트렌치가 형성된 기판 전면에 연속적인 증착 공정을 통하여 전하트랩층을 포함하는 2개 또는 3개의 유전층을 형성하는 단계와;상기 유전층 상부에 전도성 물질을 증착하고 식각하여 트렌치 양측에 서로 이격되어 측벽 게이트를 형성하는 단계와;상기 측벽 게이트가 형성된 트렌치와 핀의 상부 전면에 이온 주입하여 소스/드레인을 형성하는 단계를 포함한 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 제조방법 |
7 |
7 제 6 항에 있어서,상기 실리콘 핀(fin)을 형성하는 단계는,상기 이온 주입된 기판에 산화막과 질화막을 순차적으로 증착하는 단계와;상기 질화막 상부에 소정의 패터닝 공정을 수행하는 단계와;상기 패터닝된 마스크에 따라 실리콘을 식각하여 실리콘 핀을 형성하는 단계로 구성된 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 제조방법 |
8 |
8 제 7 항에 있어서,상기 실리콘 핀 상부에 있는 산화막층을 제거하기 위한 평탄화 공정은 CMP 공정인 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 제조방법 |
9 |
9 제 8 항에 있어서,상기 2개 또는 3개의 유전층을 형성하는 단계의 연속 증착 공정에는 상기 전하트랩층으로 질화막층을 증착하는 공정이 포함된 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 제조방법 |
10 |
10 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,상기 트렌치를 형성하는 단계의 상기 실리콘 및 산화막의 식각은 상기 트렌치의 바닥에 산화막이 일부 남아 비트 라인 방향으로 돌출된 기둥 형상을 갖는 하나 이상의 절연체 스트립이 형성되도록 하는 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 제조방법 |
11 |
11 제 10 항에 있어서,상기 측벽 게이트를 형성하는 단계의 상기 전도성 물질은 폴리실리콘 또는 금속이고,상기 전도성 물질의 식각은 비등방성 식각인 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 제조방법 |
12 |
12 제 10 항에 있어서,상기 소스/드레인을 형성하는 단계의 이온 주입 공정은 상기 트렌치 바닥 및 핀 상부에 있는 유전층을 제거한 후 또는 상기 유전층을 제거하기 전에 실시하는 것을 특징으로 하는 기둥 구조를 갖는 NAND 플래시 메모리 어레이 제조방법 |
지정국 정보가 없습니다 |
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순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
---|---|---|---|---|
1 | JP20004915 | JP | 일본 | FAMILY |
2 | US08324060 | US | 미국 | FAMILY |
3 | US20080296659 | US | 미국 | FAMILY |
4 | US20120058619 | US | 미국 | FAMILY |
5 | WO2007148856 | WO | 세계지적재산권기구(WIPO) | FAMILY |
순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
---|---|---|---|---|
1 | JP2008004915 | JP | 일본 | DOCDBFAMILY |
2 | US2008296659 | US | 미국 | DOCDBFAMILY |
3 | US2012058619 | US | 미국 | DOCDBFAMILY |
4 | US8324060 | US | 미국 | DOCDBFAMILY |
5 | WO2007148856 | WO | 세계지적재산권기구(WIPO) | DOCDBFAMILY |
국가 R&D 정보가 없습니다. |
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공개전문 정보가 없습니다 |
---|
특허 등록번호 | 10-0777016-0000 |
---|
표시번호 | 사항 |
---|---|
1 |
출원 연월일 : 20060620 출원 번호 : 1020060055596 공고 연월일 : 20071116 공고 번호 : 특허결정(심결)연월일 : 20071030 청구범위의 항수 : 12 유별 : H01L 27/115 발명의 명칭 : 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법 존속기간(예정)만료일 : |
순위번호 | 사항 |
---|---|
1 |
(권리자) 재단법인서울대학교산학협력재단 서울특별시 관악구... |
제 1 - 3 년분 | 금 액 | 364,500 원 | 2007년 11월 09일 | 납입 |
제 4 년분 | 금 액 | 304,000 원 | 2010년 11월 02일 | 납입 |
제 5 년분 | 금 액 | 364,800 원 | 2011년 11월 30일 | 납입 |
제 6 년분 | 금 액 | 304,000 원 | 2012년 11월 06일 | 납입 |
제 7 년분 | 금 액 | 556,000 원 | 2013년 10월 30일 | 납입 |
제 8 년분 | 금 액 | 556,000 원 | 2014년 11월 04일 | 납입 |
제 9 년분 | 금 액 | 556,000 원 | 2015년 10월 28일 | 납입 |
제 10 년분 | 금 액 | 900,000 원 | 2016년 02월 19일 | 납입 |
제 11 년분 | 금 액 | 900,000 원 | 2017년 10월 23일 | 납입 |
제 12 년분 | 금 액 | 450,000 원 | 2018년 11월 01일 | 납입 |
제 13 년분 | 금 액 | 510,000 원 | 2019년 11월 01일 | 납입 |
제 14 년분 | 금 액 | 525,300 원 | 2020년 11월 18일 | 납입 |
번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
---|---|---|---|---|
1 | 특허출원서 | 2006.06.20 | 수리 (Accepted) | 1-1-2006-0433383-15 |
2 | 명세서등보정서 | 2006.11.29 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2006-0885191-79 |
3 | 선행기술조사의뢰서 | 2007.04.09 | 수리 (Accepted) | 9-1-9999-9999999-89 |
4 | 선행기술조사보고서 | 2007.05.10 | 수리 (Accepted) | 9-1-2007-0026913-66 |
5 | 의견제출통지서 | 2007.05.31 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0303239-69 |
6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2007.07.04 | 수리 (Accepted) | 1-1-2007-0489451-02 |
7 | [명세서등 보정]보정서 | 2007.07.04 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2007-0489454-38 |
8 | 등록결정서 | 2007.10.30 | 발송처리완료 (Completion of Transmission) | 9-5-2007-0584683-85 |
9 | 출원인정보변경(경정)신고서 | 2008.01.29 | 수리 (Accepted) | 4-1-2008-5015497-73 |
10 | 출원인정보변경(경정)신고서 | 2014.08.22 | 수리 (Accepted) | 4-1-2014-5100909-62 |
11 | 출원인정보변경(경정)신고서 | 2015.03.20 | 수리 (Accepted) | 4-1-2015-5036045-28 |
기술정보가 없습니다 |
---|
과제고유번호 | 1410030576 |
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세부과제번호 | b0008643 |
연구과제명 | 특허경비지원 |
성과구분 | 출원 |
부처명 | 지식경제부 |
연구관리전문기관명 | 한국산업기술평가원 |
연구주관기관명 | 한국산업기술진흥협회 |
성과제출연도 | 2006 |
연구기간 | 200604~201103 |
기여율 | 1 |
연구개발단계명 | 응용연구 |
6T분류명 | 기타 |
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