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복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드 플래시 메모리 어레이 및 그 동작방법

  • 기술번호 : KST2015159071
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 F-N 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다. 전하트랩, 플래시 메모리, 터널링, 애벌런치, NAND
Int. CL H01L 27/115 (2006.01)
CPC H01L 29/66833(2013.01) H01L 29/66833(2013.01) H01L 29/66833(2013.01) H01L 29/66833(2013.01) H01L 29/66833(2013.01)
출원번호/일자 1020050009845 (2005.02.03)
출원인 재단법인서울대학교산학협력재단, 삼성전자주식회사
등록번호/일자 10-0663976-0000 (2006.12.26)
공개번호/일자 10-2006-0089261 (2006.08.09) 문서열기
공고번호/일자 (20070102) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.02.03)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구

발명자

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번호 이름 국적 주소
1 심재성 대한민국 서울 관악구
2 박병국 대한민국 서울 서초구
3 이종덕 대한민국 서울 서초구
4 김정우 대한민국 경기 성남시 분당구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 삼성전자주식회사 대한민국 경기도 수원시 영통구
2 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.02.03 수리 (Accepted) 1-1-2005-0064318-67
2 서지사항보정서
Amendment to Bibliographic items		 2005.03.02 수리 (Accepted) 1-1-2005-0111596-24
3 서지사항보정서
Amendment to Bibliographic items		 2005.03.14 수리 (Accepted) 1-1-2005-0131750-28
4 수수료 등의 반환 안내서
Notification of Return of Official Fee, etc.		 2005.04.29 발송처리완료 (Completion of Transmission) 1-5-2005-0025041-50
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.07.15 수리 (Accepted) 4-1-2005-5072608-11
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.08.02 수리 (Accepted) 4-1-2005-5079334-14
7 대리인해임신고서
Report on Dismissal of Agent		 2005.08.12 수리 (Accepted) 1-1-2005-0445387-88
8 명세서등보정서
Amendment to Description, etc.		 2006.03.09 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0166133-11
9 의견제출통지서
Notification of reason for refusal		 2006.04.28 발송처리완료 (Completion of Transmission) 9-5-2006-0250236-66
10 의견서
Written Opinion		 2006.06.15 수리 (Accepted) 1-1-2006-0420724-87
11 명세서등보정서
Amendment to Description, etc.		 2006.06.15 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0420723-31
12 등록결정서
Decision to grant		 2006.09.26 발송처리완료 (Completion of Transmission) 9-5-2006-0559023-51
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.21 수리 (Accepted) 4-1-2012-5132663-40
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
하나 이상의 비트 라인(bit line)과,상기 각 비트 라인에 제 1 선택 트랜지스터, 다수의 전하트랩 메모리 셀 및 제 2 선택 트랜지스터가 서로 소스/드레인이 맞물려 직렬연결되고,상기 제 2 선택 트랜지스터의 소스는 상기 비트 라인과 수직 배열된 공통 소스 라인에 전기적으로 연결되고,상기 제 1 선택 트랜지스터의 게이트 및 제 2 선택 트랜지스터의 게이트는 상기 비트 라인과 교차되도록 배열된 제 1 선택 게이트 라인 및 제 2 선택 게이트 라인에 각각 전기적으로 연결되고,상기 다수의 전하트랩 메모리 셀의 게이트들은 상기 비트 라인과 교차되도록 배열된 다수의 워드 라인(word line)에 각각 전기적으로 연결된 낸드(NAND)형 플래시 메모리 어레이에 있어서,상기 전하트랩 메모리 셀은 반도체 기판과; 상기 기판에 N형 불순물로 도핑되어 형성된 터널링발생유도층을 포함하는 복수개의 도핑층으로 형성된 액티브 영역과; 상기 액티브 영역 상에 형성된 게이트와;상기 게이트에 인접하고 서로 이격되어 상기 액티브 영역에 P형 불순물로 상기 터널링발생유도층과 PN 접합을 이루도록 형성된 소스/드레인 영역과; 상기 게이트와 상기 액티브 영역 사이에 전하트랩층을 가지는 하나 이상의 유전층을 구비한 전하트랩 메모리 셀인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
2 2
제 1 항에 있어서,상기 전하트랩 메모리 셀의 상기 복수개의 도핑층은 상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층과;상기 터널링발생유도층 하단 및 상기 소스/드레인 영역 아래에 N형 불순물로 도핑되어 형성된 애벌런치발생유도층을 더 포함한 3개의 도핑층인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
3 3
제 2 항에 있어서,상기 전하트랩 메모리 셀의 상기 3개의 도핑층은 반도체 기판에 형성된 N형 웰(well) 내부에 형성된 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
4 4
제 1 항에 있어서,상기 전하트랩 메모리 셀의 상기 복수개의 도핑층은 반도체 기판에 형성된 N형 웰(well) 내부에 형성되고,상기 터널링발생유도층 위의 상기 기판 상단에 P형 불순물로 도핑되어 형성된 문턱전압조절층을 더 포함한 2개의 도핑층인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
5 5
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6 6
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7 7
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8 8
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9 9
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10 10
제 2 항 또는 제 3 항에 있어서,상기 전하트랩 메모리 셀의 상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, 상기 전하트랩 메모리 셀의 상기 애벌런치발생유도층의 N형 불순물은 인(P) 또는 비소(As)로 하며, 상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물은 상기 애벌런치발생유도층의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 애벌런치발생유도층의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
11 11
제 4 항에 있어서,상기 전하트랩 메모리 셀의 상기 문턱전압조절층의 P형 불순물은 붕소(B) 또는 인듐(In)으로 하고, 상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물은 상기 N형 웰(well)의 불순물이 인(P)일 경우에는 비소(As) 또는 안티몬(Sb)으로, 상기 N형 웰(well)의 불순물이 비소(As)일 경우에는 안티몬(Sb)으로 한 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
12 12
제 10 항에 있어서,상기 전하트랩 메모리 셀의 상기 애벌런치발생유도층의 N형 불순물의 피크 도핑농도는 5×1017/cm3 이상이고, 상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
13 13
제 11 항에 있어서,상기 전하트랩 메모리 셀의 상기 N형 웰(well) 불순물의 피크 도핑농도는 5×1017/cm3 이상이고, 상기 전하트랩 메모리 셀의 상기 터널링발생유도층의 N형 불순물의 피크 도핑농도는 1×1018/cm3 이상인 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이
14 14
제 2 항 또는 제 4 항의 낸드(NAND)형 플래시 메모리 어레이에 대하여,상기 각 비트 라인, 다수의 워드 라인들, 제 1, 2 선택 게이트 라인, 공통 소스 라인 및 다수의 전하트랩 메모리 셀들의 액티브 영역 각각에 소정의 바이어스(bias) 전압을 인가함으로써,상기 다수의 전하트랩 메모리 셀들 중 특정 셀만 선택하고,상기 선택된 특정 전하트랩 메모리 셀의 터널링발생유도층으로부터 밴드-투-밴드(band-to-band)로 터널링된 전자를 상기 애벌런치발생유도층 또는 상기 N형 웰(well)에 형성된 깊은 공핍(deep depletion) 영역에서 가속하여 애벌런치 현상을 발생하게 하고,상기 애벌런치 현상에서 생성된 홀(hole)을 다시 상기 깊은 공핍 영역으로부터 기판 표면 방향으로 가속시켜 핫 홀(hot hole)로 만들고,상기 핫 홀을 게이트 전계의 도움을 받아(gate field enhanced) 상기 전하트랩층으로 주입시키는 방식으로 프로그램하고,상기 바이어스(bias) 전압 조건을 바꾸어 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 상기 액티브 영역의 채널로부터 전자를 상기 전하트랩층으로 주입시키는 방식으로 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법
15 15
제 14 항에 있어서,상기 선택된 특정 전하트랩 메모리 셀이 포함된 블록의 액티브 영역에는 일정 전압 VB를 인가하며,상기 선택된 특정 전하트랩 메모리 셀의 소스/드레인이 다른 셀과 직렬로 전기적으로 연결된 비트 라인에는 밴드-투-밴드 터널링과 애벌런치 현상이 일어나도록 VB보다 낮은 전압 VSEL를 인가하고, 그 밖의 비트 라인에는 밴드-투-밴드 터널링과 애벌런치 현상이 일어나지 않도록 상기 VSEL보다는 높고 상기 VB보다는 낮거나 같은 전압 VUNS를 인가하며,상기 선택된 특정 전하트랩 메모리 셀의 게이트가 전기적으로 연결된 워드 라인에는 액티브 영역에서 생성된 핫 홀을 전하트랩층으로 충분히 주입시키기 위해 상기 VSEL보다 낮은 전압 VPGM을 인가하고, 그 밖의 워드 라인은 연결된 셀의 채널은 켜지지만 핫 홀의 주입은 일어나지 않도록 상기 VPGM보다는 높고 상기 VSEL보다는 낮은 전압 VPASS를 인가하며,상기 제 1 선택 게이트 라인은 제 1 선택 트랜지스터가 켜지도록 상기 VSEL보다는 낮은 전압 VSG1을 인가하며,상기 제 2 선택 게이트 라인은 제 2 선택 트랜지스터가 꺼지도록 상기 VSEL보다는 높은 전압 VSG2를 인가하며,상기 공통 소스 라인에는 상기 VSEL보다는 높거나 같고 상기 VB보다는 낮은 전압 VS를 인가하여,상기 선택된 특정 전하트랩 메모리 셀을 프로그램하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법
16 16
제 15 항에 있어서,상기 VB는 2 내지 10 V로 하고,상기 VSEL은 0 V(접지)로, 상기 VUNS는 상기 VB와 동일한 값으로 하고,상기 VPASS는 -2 내지 -10 V로, 상기 VPGM은 -11 내지 -18 V로 하고,상기 VSG1는 -5 내지 -10 V로, 상기 VSG2는 1 내지 5 V로 하고,상기 VS는 O V(접지)로 하여,상기 선택된 특정 전하트랩 메모리 셀을 프로그램하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법
17 17
제 14 항에 있어서,상기 특정 전하트랩 메모리 셀이 포함된 블록의 액티브 영역에는 일정 전압 VB를 인가하며,상기 블록의 모든 워드 라인에는 전기적으로 연결되어 있는 전하트랩 메모리 셀들에 상기 파울러-노드하임 터널링(Fowler-Nordheim tunneling)이 일어나도록 상기 VB보다 높은 전압 VERS를 인가하여,상기 블록의 전하트랩 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법
18 18
제 17 항에 있어서,상기 각 비트 라인은 모두 플로팅(floating)시키고, 상기 VSG1과 VSG2는 상기 VB와 동일한 전압을 인가하고,상기 공통 소스 라인은 플로팅(floating) 하여,상기 블록의 전하트랩 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법
19 19
제 17 항에 있어서,상기 VERS는 상기 VB보다 16 내지 21 V 더 높은 것으로 하여,상기 블록의 전하트랩 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 낸드(NAND)형 플래시 메모리 어레이의 동작 방법
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