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나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법(RESISTIVE RANDOM ACCESS MEMORY DEVICE HAVING NANO-SCALE TIP, MEMORY ARRAY USING THE SAME AND FABRICATION METHOD THEREOF)
- 기술번호 : KST2016009033
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법에 관한 것으로, 반도체 기판을 식각하여 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖는 하부전극을 형성함으로써, 상부전극과 교차 되는 하부전극에 전계가 집중되도록 하여 전도성 필라멘트가 형성되는 영역을 극도로 국부화시킬 수 있는 기술을 제공한다. |
|---|---|
| Int. CL | H01L 21/8247 (2006.01) H01L 27/115 (2006.01) |
| CPC | H01L 27/11507(2013.01) |
| 출원번호/일자 | 1020140138665 (2014.10.14) |
| 출원인 | 서울대학교산학협력단, 가천대학교 산학협력단 |
| 등록번호/일자 | 10-1623854-0000 (2016.05.18) |
| 공개번호/일자 | 10-2016-0043880 (2016.04.22) 문서열기 |
| 공고번호/일자 | (20160524) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2014.12.10) |
| 심사청구항수 | 15 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
| 2 | 가천대학교 산학협력단 | 대한민국 | 경기도 성남시 수정구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울특별시 서초구 |
| 2 | 조성재 | 대한민국 | 서울특별시 강남구 |
| 3 | 정성헌 | 대한민국 | 대구광역시 달서구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 서울특별시 관악구 | |
| 2 | 가천대학교 산학협력단 | 경기도 성남시 수정구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2014.10.14 | 수리 (Accepted) | 1-1-2014-0979345-17 |
| 2 | [심사청구]심사청구(우선심사신청)서 [Request for Examination] Request for Examination (Request for Preferential Examination) |
2014.12.10 | 수리 (Accepted) | 1-1-2014-1199623-44 |
| 3 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 4 | 선행기술조사의뢰서 Request for Prior Art Search |
2015.05.11 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 6 | 선행기술조사보고서 Report of Prior Art Search |
2015.07.10 | 수리 (Accepted) | 9-1-2015-0045206-61 |
| 7 | 의견제출통지서 Notification of reason for refusal |
2015.08.24 | 발송처리완료 (Completion of Transmission) | 9-5-2015-0573257-67 |
| 8 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2015.10.22 | 수리 (Accepted) | 1-1-2015-1025935-38 |
| 9 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2015.10.22 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2015-1025918-62 |
| 10 | 등록결정서 Decision to grant |
2016.02.17 | 발송처리완료 (Completion of Transmission) | 9-5-2016-0123361-65 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 반도체 기판을 식각하여 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖도록 제 1 방향으로 형성된 하부전극;상기 하부전극 상에 상기 팁 구조의 상부 일부만 남기고 주변을 둘러싸며 형성된 층간 절연막;상기 팁 구조의 상부와 상기 층간 절연막 상에 형성된 저항 변화층; 및상기 저항 변화층 상에 상기 하부전극과 교차하며 상기 팁 구조 위를 지나도록 제 2 방향으로 형성된 상부전극을 포함하여 구성되되,상기 하부전극은 상기 반도체 기판과 일체로 형성되고, 격리 절연막으로 이웃과 전기적으로 절연된 반도체 라인이 식각되어 상기 팁 구조를 갖는 것을 특징으로 하는 저항성 메모리 소자 |
| 2 |
2 제 1 항에 있어서,상기 팁 구조는 다각뿔형, 원뿔형 및 상기 제 1 방향으로 소정의 길이를 갖고 상기 제 2 방향으로 절단된 단면이 삼각형인 웨지(wedge)형 중 어느 하나인 것을 특징으로 하는 저항성 메모리 소자 |
| 3 |
3 제 2 항에 있어서,상기 저항 변화층은 상기 팁 구조 위에서 상부로 돌출되고,상기 상부전극은 상기 저항 변화층의 돌출부를 감싸며 형성된 것을 특징으로 하는 저항성 메모리 소자 |
| 4 |
4 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 팁 구조는 상기 제 2 방향으로 절단된 단면에서 상측 끝단 크기가 10 nm 이하인 것을 특징으로 하는 저항성 메모리 소자 |
| 5 |
5 반도체 기판;상기 반도체 기판상에 제 1 방향으로 형성된 복수 개의 비트라인들; 및상기 복수 개의 비트라인들 상에 저항 변화층을 사이에 두고 상기 비트라인들과 교차하며 제 2 방향으로 형성된 복수 개의 워드라인들을 포함하여 구성되되,상기 각 비트라인은 상기 반도체 기판과 일체로 연결되고 격리 절연막으로 이웃과 전기적으로 절연된 반도체 라인이 식각되어 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖고 불순물이 도핑되어 하부전극 라인으로 형성되고,상기 복수 개의 비트라인들과 상기 저항 변화층 사이에는 상기 복수 개의 비트라인들 상에 상기 각 비트라인의 팁 구조 상부 일부만 남기고 주변을 둘러싸는 층간 절연막이 더 형성되고,상기 저항 변화층은 상기 각 비트라인의 노출된 팁 구조 상부 일부와 상기 층간 절연막 및 상기 격리 절연막 상에 형성되고,상기 각 워드라인은 상기 복수 개의 비트라인들의 각각에 형성된 팁 구조 위를 지나는 상부전극 라인으로 형성된 것을 특징으로 하는 메모리 어레이 |
| 6 |
6 반도체 기판을 식각하여 복수 개 컨택부들과 비트라인들이 형성될 복수 개의 반도체 라인들을 돌출시키는 제 1 단계;상기 반도체 기판상에 제 1 절연물질을 증착하고 식각하여 상기 복수 개의 반도체 라인들의 상부가 드러나며 서로 절연되도록 격리 절연막을 형성하는 제 2 단계;상기 복수 개의 반도체 라인들의 상부에 돌출 패턴을 형성하는 제 3 단계;상기 돌출 패턴을 이용하여 각 비트라인이 형성될 부분의 상부에 위로 갈수록 뾰족하게 돌출된 팁 구조를 형성하는 제 4 단계;상기 복수 개의 반도체 라인들 상부에 이온주입 하여 복수 개의 컨택부들과 비트라인들을 형성하는 제 5 단계;상기 복수 개의 컨택부들과 비트라인들의 상부와 상기 격리 절연막 상에 제 2 절연물질을 증착하고 상기 제 2 절연물질 및 상기 격리 절연막을 식각하여 상기 각 비트라인의 팁 구조 상부 일부만 남기고 주변에 제 2 절연물질로 둘러싸는 층간 절연막을 형성하는 제 6 단계;상기 각 비트라인의 노출된 팁 구조 상부 일부와 상기 층간 절연막 및 상기 격리 절연막 상에 저항 변화 물질을 증착하여 저항 변화층을 형성하고, 상기 각 컨택부에 이르도록 복수 개의 컨택홀들을 형성하는 제 7 단계; 및상기 저항 변화층 상에 도전성 물질을 증착하고 식각하여 복수 개의 워드라인들 및 그 컨택부들과 상기 복수 개의 컨택홀들에 채워진 복수개의 비트라인 컨택들을 형성하는 제 8 단계를 포함하는 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 7 |
7 제 6 항에 있어서,상기 제 3 단계의 상기 돌출 패턴은 정다각형, 원형, 타원형 및 직사각형 중 어느 하나의 모양으로 상기 각 반도체 라인의 길이방향으로 하나 이상 형성된 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 8 |
8 제 7 항에 있어서,상기 제 3 단계의 상기 돌출 패턴은 정다각형, 원형 및 타원형 중 어느 하나의 모양으로 일정 간격으로 복수 개 형성되고,상기 제 8 단계의 상기 각 워드라인은 상기 각 비트라인과 교차되는 곳에 하나의 팁 구조가 위치하도록 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 9 |
9 제 7 항에 있어서,상기 제 3 단계의 상기 돌출 패턴은 직사각형의 모양으로 하나 형성되고,상기 제 8 단계의 상기 각 워드라인은 상기 각 비트라인과 교차되는 곳에 쐐기형 팁 구조가 위치하도록 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 10 |
10 제 6 항에 있어서,상기 제 2 절연물질은 상기 제 1 절연물질과 동일하고,상기 제 6 단계는 상기 제 2 절연물질을 증착하고 평탄화 공정을 더 진행한 후 식각하여 상기 각 비트라인의 팁 구조 상부 일부를 돌출시키는 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 11 |
11 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 4 단계의 상기 팁 구조의 형성은 상기 복수 개의 반도체 라인들 및/또는 상기 돌출 패턴(40)을 이방성 식각으로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 12 |
12 제 11 항에 있어서,상기 팁 구조는 상기 각 반도체 라인과 수직으로 절단된 단면에서 상측 끝단 크기가 10 nm 이하인 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 13 |
13 제 11 항에 있어서,상기 제 3 단계의 상기 돌출 패턴은 반도체 물질로 형성된 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 14 |
14 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,상기 제 3 단계의 상기 돌출 패턴은 식각 마스크이고,상기 제 4 단계의 상기 팁 구조의 형성은 상기 복수 개의 반도체 라인들을 이방성 식각으로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 15 |
15 제 14 항에 있어서,상기 식각 마스크는 사진 식각 공정, 측벽(sidewall) 패터닝 공정 및 이빔(e-beam) 공정 중 어느 하나로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US09768381 | US | 미국 | FAMILY |
| 2 | US20160104838 | US | 미국 | FAMILY |
DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US2016104838 | US | 미국 | DOCDBFAMILY |
| 2 | US9768381 | US | 미국 | DOCDBFAMILY |
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 미래창조과학부 | 서울대학교산학협력단 | 글로벌프런티어사업(다차원 스마트 IT 융합 시스템 연구) | 초저전력/초소형 나노소자 및 재구성 가능 3차원 집적시스템 |
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1623854-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20141014 출원 번호 : 1020140138665 공고 연월일 : 20160524 공고 번호 : 특허결정(심결)연월일 : 20160217 청구범위의 항수 : 15 유별 : H01L 27/115 발명의 명칭 : 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
| 1 |
(권리자) 가천대학교 산학협력단 경기도 성남시 수정구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 315,000 원 | 2016년 05월 18일 | 납입 |
| 제 4 년분 | 금 액 | 185,000 원 | 2019년 04월 29일 | 납입 |
| 제 5 년분 | 금 액 | 185,000 원 | 2020년 05월 13일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2014.10.14 | 수리 (Accepted) | 1-1-2014-0979345-17 |
| 2 | [심사청구]심사청구(우선심사신청)서 | 2014.12.10 | 수리 (Accepted) | 1-1-2014-1199623-44 |
| 3 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 4 | 선행기술조사의뢰서 | 2015.05.11 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 5 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 6 | 선행기술조사보고서 | 2015.07.10 | 수리 (Accepted) | 9-1-2015-0045206-61 |
| 7 | 의견제출통지서 | 2015.08.24 | 발송처리완료 (Completion of Transmission) | 9-5-2015-0573257-67 |
| 8 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2015.10.22 | 수리 (Accepted) | 1-1-2015-1025935-38 |
| 9 | [명세서등 보정]보정서 | 2015.10.22 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2015-1025918-62 |
| 10 | 등록결정서 | 2016.02.17 | 발송처리완료 (Completion of Transmission) | 9-5-2016-0123361-65 |
| 11 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 12 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 13 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 14 | 출원인정보변경(경정)신고서 | 2020.11.25 | 수리 (Accepted) | 4-1-2020-5265458-48 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1711014788 |
|---|---|
| 세부과제번호 | 2012M3A6A6054186 |
| 연구과제명 | 초저전력 초소형 나노소자 및 재구성 가능 3차원 집적 시스템 |
| 성과구분 | 출원 |
| 부처명 | 미래창조과학부 |
| 연구관리전문기관명 | |
| 연구주관기관명 | |
| 성과제출연도 | 2014 |
| 연구기간 | 201109~202008 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
특허성과
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|---|---|---|
| [1020140138665] | 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법(RESISTIVE RANDOM ACCESS MEMORY DEVICE HAVING NANO-SCALE TIP, MEMORY ARRAY USING THE SAME AND FABRICATION METHOD THEREOF) | 새창보기 |
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| 심판사항 정보가 없습니다 |
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