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수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법
- 기술번호 : KST2015160002
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법에 관한 것으로, 로컬 비트 라인과 로컬 소스 라인이 수직하게 이격되어 형성된 실리콘 핀이 산화막을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 구조를 가짐으로써, 수직으로 얼마든지 확장하여 고집적화시킬 수 있고, 이미 정립된 에피택시(epitaxy) 공정이나 이온주입 공정을 적절히 반복적으로 적용하면 되므로, 별도의 공정 장비가 요구되지 않으며, 적정한 두께를 갖는 각 층 실리콘 핀에 의하여 각 층 바디 영역을 용이하게 공핍(depletion) 시킬 수 있기 때문에 셀프부스팅 효과를 극대화시킬 수 있어, 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거할 수 있는 효과가 있다. 수직 채널, 적층, 이중 게이트, 앤드형, 플래시 메모리, 어레이 |
|---|---|
| Int. CL | H01L 21/8247 (2006.01) H01L 27/115 (2006.01) |
| CPC | H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) H01L 27/2463(2013.01) |
| 출원번호/일자 | 1020080044005 (2008.05.13) |
| 출원인 | 재단법인서울대학교산학협력재단 |
| 등록번호/일자 | 10-1037621-0000 (2011.05.23) |
| 공개번호/일자 | 10-2009-0118299 (2009.11.18) 문서열기 |
| 공고번호/일자 | (20110527) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2008.05.13) |
| 심사청구항수 | 29 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 재단법인서울대학교산학협력재단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박병국 | 대한민국 | 서울특별시 서초구 |
| 2 | 박일한 | 대한민국 | 서울 관악구 |
| 3 | 심원보 | 대한민국 | 서울특별시 성동구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 권오준 | 대한민국 | 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 재단법인서울대학교산학협력재단 | 대한민국 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2008.05.13 | 수리 (Accepted) | 1-1-2008-0337577-15 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2009.11.19 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2009.12.04 | 수리 (Accepted) | 9-1-2009-0065434-25 |
| 4 | 의견제출통지서 Notification of reason for refusal |
2010.03.19 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0115872-23 |
| 5 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2010.05.19 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0320730-66 |
| 6 | 의견제출통지서 Notification of reason for refusal |
2010.09.13 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0404986-20 |
| 7 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2010.09.14 | 수리 (Accepted) | 1-1-2010-0597861-56 |
| 8 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2010.09.14 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0597826-68 |
| 9 | 등록결정서 Decision to grant |
2011.02.22 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0102500-06 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.08.22 | 수리 (Accepted) | 4-1-2014-5100909-62 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.20 | 수리 (Accepted) | 4-1-2015-5036045-28 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 하나 이상의 비트 라인과, 상기 각 비트 라인에 제 1 선택 트랜지스터에 의하여 접속되는 로컬 비트 라인과, 상기 로컬 비트 라인을 공통 드레인 라인으로 하여 병렬연결되는 복수 개의 메모리 셀들과, 상기 각 메모리 셀의 소스가 공통 접속되는 로컬 소스 라인과, 상기 로컬 소스 라인이 제 2 선택 트랜지스터에 의하여 접속되는 상기 각 비트 라인과 수직 배열된 공통 소스 라인과, 상기 제 1 선택 트랜지스터의 게이트 및 상기 제 2 선택 트랜지스터의 게이트에 각각 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 드레인 선택 라인 및 소스 선택 라인과, 상기 각 메모리 셀의 게이트와 전기적으로 연결되어 상기 각 비트 라인과 교차 되도록 배열된 복수 개의 워드 라인들을 포함하여 구성된 앤드형 플래시 메모리 어레이에 있어서, 상기 로컬 비트 라인과 상기 로컬 소스 라인은 기판상에 일 방향으로 일정 폭과 일정 높이를 갖도록 제 1 절연막을 포함한 층간 물질을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 각각에 수직으로 일정거리 떨어진 불순물 도핑층으로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 2 |
2 제 1 항에 있어서, 상기 로컬 비트 라인을 이루는 불순물 도핑층(로컬 비트 라인 도핑층)은 상기 다층 실리콘 핀의 각 실리콘 핀 일측에서 공통된 상기 각 비트 라인의 컨택을 향하여 길이가 서로 다르게 확장되어 형성된 것이고, 상기 로컬 소스 라인을 이루는 불순물 도핑층(로컬 소스 라인 도핑층)은 상기 다층 실리콘 핀의 각 실리콘 핀 타측에서 공통된 상기 공통 소스 라인을 향하여 길이가 서로 다르게 확장되어 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 3 |
3 제 2 항에 있어서, 상기 다층 실리콘 핀의 각 실리콘 핀에는, 상기 로컬 비트 라인 도핑층의 일단과 서로 마주보며 일부 겹치도록 상기 로컬 소스 라인 도핑층과 같은 높이에 상기 로컬 소스 라인 도핑층과 이격되어 상기 각 비트 라인과 전기적으로 연결되기 위한 비트 라인 연결 도핑층과; 상기 로컬 소스 라인 도핑층의 일단과 서로 마주보며 일부 겹치도록 상기 로컬 비트 라인 도핑층과 같은 높이에 상기 로컬 비트 라인 도핑층과 이격되어 상기 공통 소스 라인과 전기적으로 연결되기 위한 공통 소스 라인 연결 도핑층이 더 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 4 |
4 제 3 항에 있어서, 상기 제 1 선택 트랜지스터는 복수 개로, 각각 상기 비트 라인 연결 도핑층과 상기 로컬 비트 라인 도핑층이 서로 마주보며 일부 겹치는 부위에 형성되고, 상기 제 2 선택 트랜지스터는 복수 개로, 각각 상기 공통 소스 라인 연결 도핑층과 상기 로컬 소스 라인 도핑층이 서로 마주보며 일부 겹치는 부위에 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 5 |
5 제 4 항에 있어서, 상기 드레인 선택 라인은 2개 이상으로, 각각 적어도 상기 제 1 선택트랜지스터 중 하나를 지나가고, 상기 소스 선택 라인은 2개 이상으로, 각각 적어도 상기 제 2 선택트랜지스터 중 하나를 지나가는 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이 |
| 6 |
6 제 5 항에 있어서, 상기 드레인 선택 라인의 개수 및 상기 소스 선택 라인의 개수는 각각 상기 다층 실리콘 핀의 층수와 동일한 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이 |
| 7 |
7 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 다층 실리콘 핀은 상기 제 1 절연막을 포함한 층간 물질을 바닥층으로 하여 상기 기판상에 일정 간격으로 상기 비트 라인 수만큼 복수 개로 형성된 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이 |
| 8 |
8 제 7 항에 있어서, 상기 드레인 선택 라인은 제 2 절연막을 사이에 두고 상기 복수 개의 다층 실리콘 핀들을 감싸며 상기 제 1 선택 트랜지스터의 게이트와 일체로 형성되고, 상기 소스 선택 라인은 제 3 절연막을 사이에 두고 상기 복수 개의 다층 실리콘 핀들을 감싸며 상기 제 2 선택 트랜지스터의 게이트와 일체로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 9 |
9 제 8 항에 있어서, 상기 복수 개의 워드 라인들은 전하 저장층을 포함한 제 4 절연막을 사이에 두고 상기 복수 개의 다층 실리콘 핀들을 감싸며, 각각 적어도 상기 복수 개의 메모리 셀들 중 하나를 지나고, 상기 각 메모리 셀의 게이트와 일체로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 10 |
10 제 9 항에 있어서, 상기 전하 저장층은 상기 제 4 절연막으로 둘러싸인 절연성 물질층 또는 도전성 물질층인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 11 |
11 제 10 항에 있어서, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 4 절연막은 산화막이고, 상기 절연성 물질층은 질화막인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 12 |
12 제 10 항에 있어서, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 4 절연막은 모두 동일하게 산화막/질화막/산화막 구조로 된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 13 |
13 제 12 항에 있어서, 상기 제 1 절연막은 상기 각 비트 라인의 컨택 위치부터 상기 공통 소스 라인까지 산화막으로 형성되고, 상기 층간 물질은 상기 제 1 절연막의 일측 혹은 양측에 실리콘 게르마늄(SiGe)으로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 14 |
14 제 9 항에 있어서, 상기 공통 소스 라인은 상기 다층 실리콘 핀의 각 실리콘 핀에 형성된 공통 소스 라인 연결 도핑층과 전기적으로 연결되도록 상기 복수 개의 다층 실리콘 핀들을 감싸며 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 15 |
15 제 14 항에 있어서, 상기 다층 실리콘 핀의 각 실리콘 핀 바디에 바디전압을 공급하기 위한 바디 접속 라인이 상기 공통 소스 라인과 나란하게 이격되어 상기 복수 개의 다층 실리콘 핀들을 감싸며 더 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 16 |
16 제 15 항에 있어서, 상기 다층 실리콘 핀의 각 실리콘 핀 바디는 p형 반도체이고, 상기 로컬 비트 라인 도핑층, 상기 로컬 소스 라인 도핑층, 상기 비트 라인 연결 도핑층 및 상기 공통 소스 라인 연결 도핑층은 n형 불순물 도핑층인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 17 |
17 제 16 항에 있어서, 상기 각 다층 실리콘 핀의 상부에는 산화막으로 된 제 5 절연막이 더 형성되고, 상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 4 절연막은 각각 상기 제 5 절연막을 감싸며 또는 상기 제 5 절연막과 일체로 형성된 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 18 |
18 제 17 항에 있어서, 상기 각 다층 실리콘 핀의 폭은 40~60 nm 인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이 |
| 19 |
19 제 15 항의 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이를 제조하기 위하여, 상기 기판을 이루는 실리콘에 상기 층간 물질을 에피택시(epitaxy)로 성장시키는 제 1 단계와; 상기 층간 물질 상에 상기 기판과 동일한 제 1 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 1 마스크로 이온주입하여 제 1 층 실리콘 핀의 로컬 비트 라인 도핑층 및 공통 소스 라인 연결 도핑층을 형성하는 제 2 단계와; 상기 제 1 실리콘층 상에 제 2 실리콘층을 에피택시(epitaxy)로 성장시키고, 제 2 마스크로 이온주입하여 상기 제 1 층 실리콘 핀의 로컬 소스 라인 도핑층 및 비트 라인 연결 도핑층을 형성하는 제 3 단계와; 상기 제 2 실리콘층 상에 상기 제 1 단계 내지 상기 제 3 단계를 N 번 반복하여 층간물질층/도핑된 제 1 실리콘층/도핑된 제 2 실리콘층 구조가 N개 반복되도록 한 다음, 상기 기판 전면에 산화막을 덮고, 제 3 마스크로 식각 패턴을 만들어 식각함으로써 복수 개의 N층 실리콘 핀들로 액티브를 형성하는 제 4 단계와; 상기 복수 개의 N층 실리콘 핀들을 감싸며 상기 제 2 절연막 내지 상기 제 4 절연막을 형성하는 제 5 단계와; 상기 기판 전면에 도전성 물질을 증착하고, 제 4 마스크로 식각 패턴을 만들어 식각함으로써 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들을 형성하는 제 6 단계와; 상기 기판 전면에 도핑차단물질을 증착하고 상기 드레인 선택 라인과 나란하게 이격된 상기 복수 개의 N층 실리콘 핀들의 각 가장 자리 일 부분만 드러나게 제 5 마스크를 이용하여 상기 도핑차단물질을 식각한 다음 이온주입하여 상기 각 비트 라인의 컨택을 위한 도핑층을 형성하는 제 7 단계와; 상기 기판 전면에 식각차단물질을 증착하고 상기 각 비트 라인의 컨택 영역 및 상기 공통 소스 라인과 상기 바디 접속 라인이 형성될 영역은 제외한 나머지 부분은 드러나도록 제 6 마스크를 이용하여 상기 식각차단물질을 식각하고, 상기 식각차단물질의 식각으로 드러난 상기 제 2 절연막 내지 상기 제 4 절연막을 제거하는 제 8 단계와; 상기 제 2 절연막 내지 상기 제 4 절연막의 제거로 드러난 상기 각 N층 실리콘 핀의 바닥 및 각 실리콘 핀 사이에 있는 상기 층간 물질을 기초로 상기 드레인 선택 라인, 상기 소스 선택 라인 및 상기 복수 개의 워드 라인들 각각에 포함된 상기 층간 물질을 식각하여 제거하는 제 9 단계와; 상기 기판 전면에 제 1 층간 절연막을 증착하여 상기 층간 물질이 제거된 공간에 상기 제 1 층간 절연막으로 채우고 평탄화시키는 제 10 단계와; 상기 평탄화된 제 1 층간 절연막의 상부에 제 7 마스크를 이용하여 상기 공통 소스 라인 형성 부위만 드러나도록 상기 제 1 층간 절연막을 식각하고, 도전성 물질로 채워 상기 공통 소스 라인을 형성하는 제 11 단계와; 상기 기판 전면에 제 2 층간 절연막을 증착하고 제 8 마스크를 이용하여 상기 바디 접속 라인 형성 부위만 드러나도록 상기 제 2 층간 절연막을 식각하고, 도전성 물질로 채워 상기 바디 접속 라인을 형성하는 제 12 단계와; 상기 기판 전면에 제 3 층간 절연막을 증착하고 제 9 마스크를 이용하여 상기 각 비트 라인의 컨택을 위한 복수 개의 컨택 홀들을 형성하는 제 13 단계와; 상기 기판 전면에 도전성 물질을 증착하여 상기 복수 개의 컨택 홀들을 채우고, 상기 도전성 물질 상부를 평탄화시킨 다음, 제 10 마스크를 이용하여 상기 각 비트 라인을 형성하는 제 14 단계를 포함하는 것을 특징으로 하는 수직구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법 |
| 20 |
20 제 19 항에 있어서, 상기 제 4 단계의 상기 실리콘 핀의 층 수를 증가시키기 위한 반복 공정은, 각 반복 공정마다 서로 다른 마스크인 제 1-M 마스크 및 제 2-M 마스크 중 어느 하나를 이용하여, 상기 로컬 비트 라인 도핑층은 상기 각 비트 라인의 컨택을 향하여 길이가 점차 증가하고, 상기 공통 소스 라인 연결 도핑층은 상기 각 비트 라인의 컨택을 향하여 길이가 점차 감소하고, 상기 로컬 소스 라인 도핑층은 상기 공통 소스 라인을 향하여 길이가 점차 증가하고, 상기 비트 라인 연결 도핑층은 상기 공통 소스 라인을 향하여 길이가 점차 감소하도록 상기 각 이온주입 공정이 이루어지는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법 |
| 21 |
21 제 19 항에 있어서, 상기 제 5 단계의 상기 제 2 절연막 내지 제 4 절연막 중 어느 하나 이상은 전하 저장층을 사이에 두고 양측에서 둘러싸는 산화막인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법 |
| 22 |
22 제 21 항에 있어서, 상기 전하 저장층은 절연성 물질층 또는 도전성 물질층으로 이루어진 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법 |
| 23 |
23 제 22 항에 있어서, 상기 기판은 p형 반도체이고, 상기 로컬 비트 라인 도핑층, 상기 로컬 소스 라인 도핑층, 상기 비트 라인 연결 도핑층, 상기 공통 소스 라인 연결 도핑층 및 상기 각 비트 라인의 컨택을 위한 도핑층은 각각 n형 불순물 도핑층이고, 상기 공통 소스 라인 형성을 위한 도전성 물질은 n형 불순물이 도핑된 실리콘계 물질 또는 금속이고, 상기 바디 접속 라인 형성을 위한 도전성 물질은 p형 불순물이 도핑된 실리콘계 물질 또는 금속인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 제조방법 |
| 24 |
24 제 15 항의 수직구조를 갖는 앤드형 플래시 메모리 어레이에 대하여, 상기 각 비트 라인, 상기 2개 이상의 드레인 선택 라인들, 상기 복수 개의 워드 라인들, 상기 2개 이상의 소스 선택 라인들, 상기 공통 소스 라인 및 상기 바디 접속 라인 각각에 소정의 바이어스(bias) 전압을 인가함으로써, 상기 복수 개의 메모리 셀들 중에서 특정 층의 실리콘 핀에 있는 특정 셀을 선택하여, 상기 선택된 특정 메모리 셀을 읽거나, 상기 선택된 특정 메모리 셀에 F-N 터널링 방식으로 수직 이중채널에 있는 전자를 주입하여 프로그램하고, 상기 바이어스 전압 조건을 바꾸어 F-N 터널링 방식으로 각 실리콘 핀의 바디 영역에 있는 정공을 주입하여 상기 복수 개의 다층 실리콘 핀들에 형성된 메모리 블록 전체를 동시에 이레이즈하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법 |
| 25 |
25 제 24 항에 있어서, 상기 2개 이상의 드레인 선택 라인들 중 상기 복수 개의 워드 라인들과 N번째 가까운 드레인 선택 라인(DSLN)에는 여기에 연결된 상기 제 1 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 드레인 선택 라인들은 Von보다 낮은 전압을 인가하거나 플로팅(floating)시키고, 상기 2개 이상의 소스 선택 라인들 중 상기 복수 개의 워드 라인들과 N번째 가까운 소스 선택 라인(SSLN)에는 여기에 연결된 상기 제 2 선택 트랜지스터들만 켜지도록 Von을 인가하고, 나머지 상기 소스 선택 라인들은 Von보다 낮은 전압을 인가하거나 플로팅(floating)시켜, 상기 다층 실리콘 핀 중 N번째 층의 실리콘 핀을 선택하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법 |
| 26 |
26 제 25 항에 있어서, 상기 선택된 특정 메모리 셀을 지나는 비트 라인 및 워드 라인은 각각 VCC 및 VPASS 전압을 인가하고, 나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들에는 각각 플로팅(floating)시키고, 상기 공통 소스 라인은 0 V(접지)를 인가하여, 상기 N번째 층의 실리콘 핀에 있는 상기 선택된 특정 메모리 셀을 읽기(리드) 하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법 |
| 27 |
27 제 25 항에 있어서, 상기 선택된 특정 메모리 셀을 지나는 비트 라인 및 워드 라인은 각각 0 V(접지) 및 VPGM 전압을 인가하고, 나머지 상기 각 비트 라인 및 나머지 상기 워드 라인들에는 각각 플로팅(floating)시켜, 상기 N번째 층의 실리콘 핀에 있는 상기 선택된 특정 메모리 셀을 프로그램하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법 |
| 28 |
28 제 24 항에 있어서, 상기 복수 개의 다층 실리콘 핀들에 형성된 메모리 블록을 지나가는 모든 워드 라인들은 각 실리콘 핀의 바디 영역이 완전히 공핍되지 않을 전압 VERS를 인가하고, 상기 바디 접속 라인은 상기 각 실리콘 핀의 바디에 있는 정공이 F-N 터널링될 수 있도록 상기 VERS 보다 높은 전압 VB를 인가하고, 나머지 상기 각 라인은 플로팅(floating)시켜, 상기 블록의 메모리 셀들을 한번에 이레이즈하는 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법 |
| 29 |
29 제 28 항에 있어서, 상기 VERS는 0 V(접지)로 하고, 상기 VB는 VERS의 절대값 크기인 것을 특징으로 하는 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이의 동작방법 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 국가 R&D 정보가 없습니다. |
|---|
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| 특허 등록번호 | 10-1037621-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20080513 출원 번호 : 1020080044005 공고 연월일 : 20110527 공고 번호 : 특허결정(심결)연월일 : 20110222 청구범위의 항수 : 29 유별 : H01L 21/8247 발명의 명칭 : 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그제작방법 및 동작방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 재단법인서울대학교산학협력재단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 588,000 원 | 2011년 05월 23일 | 납입 |
| 제 4 년분 | 금 액 | 678,000 원 | 2014년 05월 07일 | 납입 |
| 제 5 년분 | 금 액 | 474,600 원 | 2015년 04월 30일 | 납입 |
| 제 6 년분 | 금 액 | 474,600 원 | 2016년 01월 28일 | 납입 |
| 제 7 년분 | 금 액 | 841,400 원 | 2017년 04월 21일 | 납입 |
| 제 8 년분 | 금 액 | 601,000 원 | 2018년 04월 25일 | 납입 |
| 제 9 년분 | 금 액 | 601,000 원 | 2019년 04월 29일 | 납입 |
| 제 10 년분 | 금 액 | 917,500 원 | 2020년 05월 13일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2008.05.13 | 수리 (Accepted) | 1-1-2008-0337577-15 |
| 2 | 선행기술조사의뢰서 | 2009.11.19 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2009.12.04 | 수리 (Accepted) | 9-1-2009-0065434-25 |
| 4 | 의견제출통지서 | 2010.03.19 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0115872-23 |
| 5 | [명세서등 보정]보정서 | 2010.05.19 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0320730-66 |
| 6 | 의견제출통지서 | 2010.09.13 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0404986-20 |
| 7 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2010.09.14 | 수리 (Accepted) | 1-1-2010-0597861-56 |
| 8 | [명세서등 보정]보정서 | 2010.09.14 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0597826-68 |
| 9 | 등록결정서 | 2011.02.22 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0102500-06 |
| 10 | 출원인정보변경(경정)신고서 | 2014.08.22 | 수리 (Accepted) | 4-1-2014-5100909-62 |
| 11 | 출원인정보변경(경정)신고서 | 2015.03.20 | 수리 (Accepted) | 4-1-2015-5036045-28 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1345071023 |
|---|---|
| 세부과제번호 | 과06A1501 |
| 연구과제명 | 화학분자공학사업단 |
| 성과구분 | 출원 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국학술진흥재단 |
| 연구주관기관명 | 서울대학교 |
| 성과제출연도 | 2008 |
| 연구기간 | 200603~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | 기타 |
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