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워드라인 더블 패터닝 공정방법 및 이에 의하여 구현된 낸드 플래시 메모리 어레이

  • 기술번호 : KST2015135007
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 워드라인 더블 패터닝 공정방법 및 이에 의하여 구현된 낸드 플래시 메모리 어레이에 관한 것으로, 기존 CMOS 공정을 그대로 이용하면서도 비트 밀도를 종래 1bit/4F2에서 1bit/2F2로 2배 증가시킬 수 있는 공정방법과, 상기 공정방법에 따라 인버젼 타입의 소스/드레인을 형성함으로써, 단채널 효과를 획기적으로 줄일 수 있는 낸드 플래시 메모리 어레이를 제공한다. 워드라인, 더블 패터닝, 비트 밀도, 낸드, 플래시, 메모리
Int. CL H01L 21/28 (2006.01.01) H01L 27/11524 (2017.01.01)
CPC H01L 21/28132(2013.01) H01L 21/28132(2013.01)
출원번호/일자 1020090030181 (2009.04.08)
출원인 서울대학교산학협력단
등록번호/일자
공개번호/일자 10-2010-0111798 (2010.10.18) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.04.08)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 윤장근 대한민국 대전광역시 중구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.04.08 수리 (Accepted) 1-1-2009-0210360-50
2 선행기술조사의뢰서
Request for Prior Art Search		 2010.12.22 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.01.18 수리 (Accepted) 9-1-2011-0004949-11
4 의견제출통지서
Notification of reason for refusal		 2011.01.24 발송처리완료 (Completion of Transmission) 9-5-2011-0043872-46
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2011.03.23 수리 (Accepted) 1-1-2011-0210865-53
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.04.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0299304-70
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.04.21 수리 (Accepted) 1-1-2011-0299308-52
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
9 거절결정서
Decision to Refuse a Patent		 2011.11.30 발송처리완료 (Completion of Transmission) 9-5-2011-0702701-83
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
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번호 청구항
1 1
반도체 기판에 절연막으로 비트라인을 정의하는 제 1 단계와; 상기 비트라인이 정의된 기판 상에 전하저장층이 포함된 2이상의 유전체층을 적층하는 제 2 단계와; 상기 유전체층 상에 제 1 전도성 물질을 적층하고 식각하여 제 1 워드라인을 형성하는 제 3 단계와; 상기 제 1 워드라인 상에 분리 산화막을 형성하는 제 4 단계와; 상기 기판 상에 제 2 전도성 물질을 적층하고 식각하여 제 2 워드라인을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 워드라인 더블 패터닝 공정방법
2 2
제 1 항에 있어서, 상기 제 4 단계는 분리 산화막을 열산화 공정 또는 CVD 공정으로 상기 제 1 워드라인 상에 일정 두께로 형성하는 것을 특징으로 하는 워드라인 더블 패터닝 공정방법
3 3
제 2 항에 있어서, 상기 분리 산화막의 두께는 2~50 nm 인 것을 특징으로 하는 워드라인 더블 패터닝 공정방법
4 4
제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 전하저장층이 포함된 2이상의 유전체층은 블로킹산화막/질화막/터널링산화막으로 적층된 ONO층이고, 상기 제 4 단계의 분리 산화막 형성은 상기 블로킹산화막을 선택적으로 제거한 후에 진행하는 특징으로 하는 워드라인 더블 패터닝 공정방법
5 5
제 4 항에 있어서, 상기 제 5 단계의 제 2 전도성 물질 식각은 상기 제 1 워드라인이 드러나도록 하고, 상기 제 1 워드라인 및 상기 제 2 워드라인을 식각 마스크로 하여 사이에 있는 상기 분리 산화막 및 상기 ONO층의 질화막/터널링산화막을 순차 제거하는 제 6 단계와; 상기 분리 산화막 및 상기 질화막/터널링산화막의 제거로 드러난 홈을 이용 소스/드레인 형성을 위한 이온주입 공정을 진행하는 제 7 단계를 더 포함하는 것을 특징으로 하는 워드라인 더블 패터닝 공정방법
6 6
제 4 항에 의하여 제조된 낸드 플래시 메모리 어레이로서, 하나의 피치에 두개의 워드라인이 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이
7 7
제 6 항에 있어서, 소스/드레인 영역을 형성하는 상기 제 1 워드라인 및 상기 제 2 워드라인 사이의 간격은 상기 제 1 워드라인 또는 상기 제 2 워드라인의 선폭보다 작은 것을 특징으로 하는 낸드 플래시 메모리 어레이
8 8
제 7 항에 있어서, 상기 제 1 워드라인과 상기 제 2 워드라인의 선폭은 상기 제 1 워드라인 및 상기 제 2 워드라인의 간격만큼 오차 범위내에서 같고, 상기 상기 제 1 워드라인 및 상기 제 2 워드라인의 간격은 2~50 nm인 것을 특징으로 하는 낸드 플래시 메모리 어레이
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.