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비트라인의 커패시턴스 차이를 줄이기 위한 3차원 채널 적층형 낸드 플래시 메모리 어레이

  • 기술번호 : KST2015136740
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 비트라인이 단위빌딩의 각 액티브 층에 전기적으로 연결되는 3차원 채널 적층형 낸드 플래시 메모리 어레이에 있어서, 비트라인 사이의 수직방향 커패시턴스 성분 차이를 줄이기 위한 비트라인 연결 구조를 제공한다.
Int. CL H01L 27/115 (2006.01)
CPC H01L 27/11521(2013.01)
출원번호/일자 1020140039277 (2014.04.02)
출원인 서울대학교산학협력단
등록번호/일자 10-1528806-0000 (2015.06.09)
공개번호/일자
공고번호/일자 (20150615) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.04.02)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 박병국 대한민국 서울특별시 서초구
2 서주연 대한민국 서울특별시 서초구
3 김필종 대한민국 서울특별시 구로구
4 손선익 대한민국 경기도 용인시 수지구

대리인

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번호 이름 국적 주소
1 권오준 대한민국 서울특별시 강남구 테헤란로 ***, 성지하이츠*차 ****호 (역삼동)(소중한특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2014.04.02 수리 (Accepted) 1-1-2014-0316839-32
2 선행기술조사의뢰서
Request for Prior Art Search
2015.01.16 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2015.03.11 수리 (Accepted) 9-1-2015-0014903-50
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
5 등록결정서
Decision to grant
2015.03.23 발송처리완료 (Completion of Transmission) 9-5-2015-0192160-56
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
동일한 페이지 버퍼에 둘 이상의 단위빌딩이 복수 개의 비트라인으로 연결된 3차원 채널 적층형 낸드 플래시 메모리 어레이에 있어서,상기 단위빌딩은 기판 상에 층간 절연막을 사이에 두고 반도체물질로 수직하게 반복 적층되어 형성된 복수 개의 액티브층에 상기 복수 개의 비트라인이 하나씩 각 층에 대응하여 전기적으로 연결되고,상기 복수 개의 비트라인은 상기 둘 이상의 단위빌딩 사이에 하나 이상의 교차 연결부를 두고 서로 교차하여 연결된 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
2 2
제 1 항에 있어서,상기 복수 개의 액티브층은 일측으로 계단형 비트라인 컨택부를 구비하고, 타측으로 수평으로 복수 개의 액티브 라인으로 분기 되고,상기 복수 개의 액티브 라인은 수직으로 적층된 각 액티브 라인 마다 하나의 스트링선택트랜지스터 수직 게이트가 형성되고,상기 스트링선택트랜지스터 수직 게이트에 이웃하여 상기 복수 개의 액티브 라인을 수직하게 감싸며 복수 개 형성된 워드라인 및 접지선택라인이 형성되고,상기 접지선택라인의 일측으로 하나의 공통접지라인 및 바디가 상기 복수 개의 액티브 라인의 끝단과 전기적으로 각각 연결되고, 상기 복수 개의 비트라인은 단위빌딩마다 일측에 형성된 상기 계단형 비트라인 컨택부의 각 액티브층에 하나씩 연결되고,상기 스트링선택트랜지스터 수직 게이트는 상기 복수 개의 비트라인과 수직하게 배열된 스트링선택라인에 의하여 상기 워드라인, 접지선택라인 및 공통접지라인과 함께 행 디코더에 전기적으로 연결되어 제어되는 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
3 3
제 1 항 또는 제 2 항에 있어서,상기 교차 연결부는 상기 복수 개의 비트라인이 상기 둘 이상의 단위빌딩에 각각 연결된 액티브층의 층수의 합이 같도록 한곳 이상에서 상기 복수 개의 비트라인을 서로 교차하여 전기적으로 연결시킨 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
4 4
제 3 항에 있어서,상기 교차 연결부는 상기 복수 개의 비트라인의 상부 또는 하부에 층간절연막을 사이에 두고 복수 개의 연결 라인으로 형성된 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
5 5
제 4 항에 있어서,상기 복수 개의 비트라인은 상기 연결 라인의 개수에 맞추어 절단되고, 상기 복수 개의 비트라인 각 양쪽 절단된 부위에는 서로 다른 상기 연결 라인에 전기적으로 연결된 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
6 6
동일한 페이지 버퍼에 둘 이상의 단위빌딩이 복수 개의 비트라인으로 연결된 3차원 채널 적층형 낸드 플래시 메모리 어레이에 있어서,상기 단위빌딩은 기판 상에 층간 절연막을 사이에 두고 반도체물질로 수직하게 반복 적층되어 형성된 복수 개의 액티브층에 상기 복수 개의 비트라인이 하나씩 각 층에 대응하여 전기적으로 연결되되,상기 복수 개의 비트라인 각각에 연결된 상기 둘 이상의 단위빌딩의 액티브층의 층수의 합은 같도록 한 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
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제 6 항에 있어서,상기 둘 이상의 단위빌딩은 각각 복수 개의 액티브층의 일측으로 계단형 비트라인 컨택부를 구비하되, 이웃 단위빌딩과는 반대 방향으로 계단형 비트라인 컨택부가 형성된 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
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제 6 항에 있어서,상기 둘 이상의 단위빌딩은 각각 복수 개의 액티브층의 일측으로 계단형 비트라인 컨택부를 구비하되, 상기 둘 이상의 단위빌딩 중 절반은 반대 방향으로 계단형 비트라인 컨택부가 형성된 것을 특징으로 하는 3차원 채널 적층형 낸드 플래시 메모리 어레이
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 서울대학교산학협력단 산업원천기술개발사업 차세대 memory용 3D 적층 신소자 및 핵심 소재 공정 기술 개발