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반도체 기판;상기 반도체 기판으로부터 돌출되어 제1 방향을 따라 소정의 길이를 갖도록 형성되며, 상기 제1 방향을 따라 형성된 트렌치에 의해 분리된 쌍둥이 핀으로 형성된 담장형 반도체;상기 트렌치의 측벽에 절연 물질이 도포되어 형성된 분리 절연막;분리 절연막이 형성된 트렌치의 내부에 형성된 드레인 전극 ; 상기 담장형 반도체의 표면에 형성된 게이트 절연막 스택; 및상기 게이트 절연막 스택의 상부에 제1 방향과 수직인 제2 방향을 따라 형성된 다수 개의 제어 전극;을 구비하고, 상기 담장형 반도체는 반도체 기판으로부터 순차적으로 적층된 제1 반도체층, 제2 반도체층 및 제3 반도체층을 구비하고, 제3 반도체층 및 드레인 전극은 제1 유형의 불순물이 도핑되고, 제2 반도체층 및 제1 반도체층은 제2 유형의 불순물이 도핑된 것을 특징으로 하며,상기 담장형 반도체의 쌍둥이 핀에는 셀 스트링이 각각 구성되고 상기 셀 스트링들은 드레인 전극과 제1 반도체층을 서로 공유하는 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 담장형 반도체의 제3 반도체층, 제1 반도체층 및 드레인 전극은 고농도 도핑되고, 제2 반도체층은 저농도 도핑된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 드레인 전극의 상부 표면에 절연 물질이 도포된 제6 절연막; 및제6 절연막을 제외한 상기 담장형 반도체의 상부 표면과 측면 일부에 에피택셜 성장시켜 형성된 제5 반도체층;을 더 구비하는 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 트렌치의 하부면에 확산층을 더 구비하고, 상기 드레인 전극을 높은 농도로 도핑된 반도체 물질로 구성하고,상기 확산층은 드레인 전극의 불순물이 제2 반도체층으로 확산되어 형성된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고, 상기 스트링 선택 소자는 제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막 스택, 상기 게이트 절연막 스택 아래에 배치된 담장형 반도체로 형성된 것을 특징으로 하는 셀 스트링
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6
제1항에 있어서, 상기 게이트 절연막 스택은 담장형 반도체의 표면에 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나,담장형 반도체의 표면에 순차적으로 형성된 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성되거나, 담장형 반도체의 제1 반도체층 및 제3 반도체층의 표면에 형성된 제1, 제2 및 제3 절연막과 담장형 반도체의 나머지 표면에 형성된 제2 및 제3 절연막으로 구성된 것을 특징으로 하는 셀 스트링
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7
제6항에 있어서, 상기 제1 및 제2 절연막이 모두 전하 저장이 가능한 물질로 구성되거나,제1 및 제2 절연막 중 하나가 전하 저장이 가능한 전하 저장 물질로 구성된 것을 특징으로 하는 셀 스트링
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8
제1항에 있어서, 상기 게이트 절연막 스택은 담장형 반도체의 표면으로부터 순차적으로 형성된 제2 및 제3 절연막을 적어도 구비하되, 제2 절연막은 전하 저장이 가능한 전하 저장물질로 구성된 것을 특징으로 하며,제2 절연막이 제2 반도체층의 측면에는 형성되지 않도록 하거나, 제2 반도체층의 측면 및 제1 반도체층의 측면 일부에 형성되지 않도록 하여, 제1, 제2 및 제3 반도체층이 MOS 트랜지스터의 일부로 동작될 수 있도록 하는 것을 특징으로 하는 셀 스트링
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9
제1항에 있어서, 상기 게이트 절연막 스택은 담장형 반도체의 표면으로부터 순차적으로 형성된 제2 및 제3 절연막을 적어도 구비하되, 제2 절연막은 전하 저장이 가능한 전하 저장물질로 구성된 것을 특징으로 하며,제1, 제2 및 제3 반도체층이 비휘발성 MOS 트랜지스터의 일부로 동작될 수 있도록 하는 것을 특징으로 하는 셀 스트링
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10
제1항에 있어서, 제3 반도체층은 비트 라인과 연결되며, 드레인 전극은 공통 드레인 라인(Common Drain Line; CDL)과 연결되며, 제1 반도체층은 공통 바디 라인(Common Body Line)과 연결되고, 각 제어 전극은 워드 라인과 연결된 것을 특징으로 하는 셀 스트링
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11
제1항에 있어서, 상기 담장형 반도체의 쌍둥이 핀은 제3 반도체층의 상부 또는 아래에 제4 반도체층을 더 구비하고, 상기 제4 반도체층은 제3 반도체층과 동일한 유형의 불순물로 도핑되고 제3 반도체층보다 에너지 밴드갭이 작은 것을 특징으로 하는 셀 스트링
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12
제1항에 있어서, 상기 셀 스트링은반도체 기판과 제1 반도체층의 사이에 형성된 제1 웰을 더 구비하며,상기 제1 웰은 제1 반도체층의 불순물과 반대 유형의 불순물로 도핑된 것을 특징으로 하는 셀 스트링
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13
제1항에 있어서, 상기 게이트 절연막 스택은 전하 저장이 가능한 전하 저장층을 구비하고, 상기 전하 저장층은 단일층으로 구성되거나, 서로 다른 유전상수를 갖는 물질 또는 전하를 저장하는 트랩의 깊이가 서로 다른 물질들로 이루어진 적어도 2개의 층으로 구성된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 상기 셀 스트링은 제3 반도체층의 상부표면 및 드레인 전극의 상부표면에 절연막을 더 구비하고, 상기 게이트 절연막 스택은 담장형 반도체의 상부표면에 형성된 제3 절연막과 담장형 반도체의 측면으로부터 순차적으로 형성된 제1, 제2 및 제3 절연막으로 구성된 것을 특징으로 하는 셀 스트링
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제1항에 있어서, 셀 스트링이 상하 또는 좌우로 배치되어 연결된 것을 특징으로 하며, 상기 셀 스트링은 담장형 반도체의 적어도 하나의 일단에 형성된 스트링 선택 소자를 더 구비하고,상기 스트링 선택 소자는제어 전극, 상기 제어 전극 아래에 형성된 게이트 절연막 스택, 상기 게이트 절연막 스택 아래에 배치된 담장형 반도체로 형성된 것을 특징으로 하는 셀 스트링
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제4항에 있어서, 상기 제3 반도체층은 비트 라인과 연결되며, 상기 제3 반도체층을 통해 상기 비트 라인으로 흐르는 전류 중 지배적인 전류는읽기 전압 인가에 의해 제3 반도체층과 제2 반도체층의 접합면에 발생되는 전하의 터널링에 기인한 전류; 읽기 전압 인가에 의해 제3 반도체층의 표면의 공핍 영역에 생성된 전자와 정공의 이동에 의한 전류; 및 제2 반도체층의 측면에 형성된 채널을 통해 제3 반도체층의 다수 캐리어가 확산층 및 드레인 전극으로의 이동에 기인한 전류 중 하나인 것을 특징으로 하는 셀 스트링
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17
제16항에 있어서, 상기 터널링에 기인한 전류와 상기 전자와 정공의 이동에 의한 전류는 같은 방향으로 흐르도록 하고, 상기 제3 반도체층의 다수 캐리어가 확산층 및 드레인 전극으로의 이동에 기인한 전류는 상기 터널링에 기인한 전류와 반대방향으로 흐로도록 하는 것을 특징으로 한 셀 스트링
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18
제1항 내지 제17항 중 어느 한 항에 따른 셀 스트링들이 일 방향을 따라 복수개 배열되어 있는 셀 어레이에 있어서, 반도체 기판위에 형성된 복수 개의 셀 스트링들; 상기 셀 스트링들을 교차하며 형성된 복수 개의 워드 라인들;상기 셀 스트링들의 각각의 일단 또는 양단과 전기적으로 연결된 복수 개의 비트 라인들;상기 셀 스트링들의 각각을 선택하기 위한 하나 이상의 스트링 선택 라인;셀 스트링들의 제1 반도체층들을 하나로 연결하는 공통 바디(CB); 및 셀 스트링들의 드레인 전극들을 하나로 연결하는 공통 드레인(CD);을 구비하는 셀 어레이
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제18항에 있어서, 상기 셀 어레이는,상기 셀 스트링들의 일단과 공통 바디의 사이에 배치되어 상기 셀 스트링의 제1 반도체층을 선택하기 위한 공통 바디 라인; 및상기 셀 스트링들의 일단과 공통 드레인의 사이에 배치되어 상기 셀 스트링의 드레인 영역을 선택하기 위한 공통 드레인 라인;을 더 구비하는 것을 특징으로 하는 셀 어레이
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제19항에 있어서, 상기 셀 어레이는,상기 공통 바디 라인, 공통 드레인 라인 및 스트링 선택 소자는 비휘발성 MOSFET 으로 구성되거나 MOSFET으로 구성된 것을 특징으로 하는 셀 어레이
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제18항에 있어서, 상기 셀 어레이는,공통 바디 전극 , 공통 드레인 전극 및 스트링 선택 소자가 비휘발성 MOSFET 으로 구성된 것을 특징으로 하는 셀 어레이
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