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챔버 내에 기판을 준비하는 단계;상기 기판 상에 주석(Sn) 및 산소(O)를 포함하는 제1 박막을 원자층 증착(Atomic Layer Deposition, ALD) 방법으로 형성하는 단계; 및상기 제1 박막 상에 주석(Sn) 및 황(S)을 포함하는 제2 박막을 원자층 증착(Atomic Layer Deposition, AlD) 방법으로 형성하는 단계를 포함하되,상기 제2 박막의 두께는 11
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제1 항에 있어서,상기 제1 박막을 형성하는 단계는,상기 챔버 내에 주석(Sn)을 포함하는 주석 전구체를 제공하는 단계 및 상기 기판 상에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고,상기 제2 박막을 형성하는 단계는,상기 챔버 내에 상기 주석 전구체를 제공하는 단계 및 상기 기판 상에 황(S)을 포함하는 황전구체를 제공하는 단계를 포함하며,상기 주석 전구체를 제공하는 단계 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고,상기 주석 전구체를 제공하는 단계 및 상기 황 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고,상기 제1 및 제2 단위 공정은 교대로 그리고 반복적으로 수행되는 것을 포함하는 반도체 박막의 제조 방법
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제1 항에 있어서,상기 제1 박막을 형성하는 단계는,상기 챔버 내에 주석(Sn)을 포함하는 주석 전구체를 제공하는 단계 및 상기 챔버 내에 산소(O)를 포함하는 산소 전구체를 제공하는 단계를 포함하고,상기 제2 박막을 형성하는 단계는,상기 챔버 내에 상기 주석 전구체를 제공하는 단계 및 상기 챔버 내에 황(S)을 포함하는 황전구체를 제공하는 단계를 포함하며,상기 주석 전구체를 제공하는 단계 및 상기 산소 전구체를 제공하는 단계는 제1 단위 공정으로 정의되고,상기 주석 전구체를 제공하는 단계 및 상기 황 전구체를 제공하는 단계는 제2 단위 공정으로 정의되고,상기 제1 박막 및 상기 제2 박막이 교대로 그리고 반복적으로 적층되되, 상기 제1 단위 공정을 복수회 반복하여 상기 제1 박막이 형성되고, 상기 제2 단위 공정을 복수회 반복하여 상기 제2 박막이 형성되는 것을 포함하는 반도체 박막의 제조 방법
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제2 항에 있어서,상기 제1 박막을 형성하는 단계는, 상기 주석 전구체 및 상기 산소 전구체의 반응 잔여물을배출하는 제1 퍼지(purge) 단계를 더 포함하고,상기 제2 박막을 형성하는 단계는, 상기 주석 전구체 및 상기 황 전구체의 반응 잔여물을 배출하는 제2 퍼지 단계를 더 포함하며,상기 제1 퍼지 단계가 수행되는 시간보다 상기 제2 퍼지 단계가 수행되는 시간이 더 긴 것을 포함하는 반도체 박막의 제조 방법
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삭제
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제1 항에 있어서,상기 제2 박막을 형성하는 공정 온도에 따라, 상기 제2 박막의 비정질화(amorphization) 정도가 조절되는 것을 포함하는 반도체 박막의 제조 방법
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제1 항에 있어서,상기 제2 박막은 비정질이고,상기 제2 박막의 상기 비정질화 정도는, 상기 제2 박막의 두께에 따라 조절되는 것을 포함하는 반도체 박막의 제조 방법
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제7 항에 있어서,상기 제2 박막의 두께가 얇을수록, 상기 제2 박막의 상기 비정질화 정도가 증가하는 것을 포함하는 반도체 박막의 제조 방법
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주석(Sn) 및 산소(O)를 포함하는 제1 영역; 및주석(Sn) 및 황(S)을 포함하는 제2 영역을 포함하되,상기 제2 영역의 비정질화(amorphization) 정도가 상기 제1 영역의 상기 비정질화 정도보다 크고, 상기 제2 영역의 두께가 11
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제9 항에 있어서,상기 제1 영역은 주석 및 산소를 포함하는 제1 박막을 포함하고,상기 제2 영역은 주석 및 황을 포함하는 제2 박막을 포함하되,상기 제1 영역은 상기 제1 박막이 복수회 반복하여 적층되고, 상기 제2 영역은 상기 제2 박막이 복수회 반복하여 적층되는 것을 더 포함하는 반도체 박막
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제10 항에 있어서,상기 제2 박막의 두께가 얇을수록, 상기 제2 박막의 비정질화(amorphization) 정도가 증가하는 것을 포함하는 반도체 박막
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제9 항에 있어서, 산소 및 황의 비율이 9:1 wt%인 것을 포함하는 반도체 박막
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게이트 전극(gate electrode);상기 게이트 전극 상의 게이트 절연막(gate insulator);상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 이격되며, 제9 항에 따른 반도체 박막을 포함하는 활성막(active layer); 및상기 활성막 상의 소스(source) 및 드레인(drain) 전극을 포함하는 박막 트랜지스터
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